KR20080002533A - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

Info

Publication number
KR20080002533A
KR20080002533A KR1020060061418A KR20060061418A KR20080002533A KR 20080002533 A KR20080002533 A KR 20080002533A KR 1020060061418 A KR1020060061418 A KR 1020060061418A KR 20060061418 A KR20060061418 A KR 20060061418A KR 20080002533 A KR20080002533 A KR 20080002533A
Authority
KR
South Korea
Prior art keywords
etching
polymer layer
polymer
fine pattern
layer
Prior art date
Application number
KR1020060061418A
Other languages
English (en)
Inventor
이성권
문승찬
김원규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060061418A priority Critical patent/KR20080002533A/ko
Publication of KR20080002533A publication Critical patent/KR20080002533A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask

Abstract

본 발명은 실리콘이 다량 함유된 폴리머 하드마스크와 카본이 다량 함유된 폴리머 하드마스크를 사용하여 마스크의 스텝 커버리지 특성을 개선하면서, 실리콘이 다량 함유된 폴리머 하드마스크로 카본이 다량 함유된 폴리머층을 식각할 때, 카본이 다량 함유된 폴리머층의 패턴 변형을 방지하여 미세 패턴 형성의 구현에 적합한 반도체 소자의 미세 패턴 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 미세 패턴 형성 방법은 식각대상층 상부에 카본이 다량 함유된 제1폴리머층과 실리콘이 다량 함유된 제2폴리머층을 차례로 형성하는 단계; 상기 제2폴리머층을 패터닝하는 단계; 상기 제1폴리머층을 식각하면서, 챔버 내 압력을 조절하는 것에 의해 상기 제2폴리머층의 상단부가 가늘어지도록 식각하는 단계; 및 상기 식각대상층을 식각하는 단계를 포함하며, 이에 따라 본 발명은 이종의 폴리머 하드마스크를 이용하여 식각대상층에 대한 효과적인 식각을 통해 패터닝하고자 하는 미세 패턴을 용이하게 구현할 수 있는 효과가 있다.
하드마스크, 포토레지스트 패턴, 카본리치폴리머, 실리콘리치폴리머, 스핀온 코팅

Description

반도체 소자의 미세 패턴 형성 방법{METHOD FOR FABRICATING FINE PATTERN IN SEMICONDUCTOR DEVICE}
도 1은 미세 패턴 형성시 발생하는 문제점을 나타낸 사진.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도.
도 3은 본 발명을 설명하기 위한 TEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 식각대상층
23 : 제1폴리머층 24 : 제2폴리머층
25 : 포토레지스트 패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
현재, 현재 100㎚ 이하의 미세 패턴 형성시 비정질 카본(Amorphous Carbon)을 NMOSFET 소자 패터닝용 하드마스크 적층체의 일부로 사용하는 기술을 사용하는데, 이 기술은 패터닝이 용이하고, 기존의 실리콘산화막(SiO2), 실리콘질화막(Si3N4) 및 실리콘산화질화막(SiON)의 캡핑 또는 보호 물질에 비하여 선택비(Selectivity)가 우수한 것으로 알려져 있다.
그러나, 비정질 카본을 하드마스크로 사용하면, 폴리실리콘막을 하드마스크로 사용할 때에 비해 비용이 많이 들어 제조 단가가 5∼10 배 정도 상승하는 문제가 있다.
또한, 비정질 카본은 주변 회로 상의 깊은 단차를 갖는 지역, 예컨대 포토 및 식각 공정의 모니터링을 위해 사용되는 각종 키박스(정렬키)에 증착될 때, 스텝 커버리지(Step Coverage)가 열악하여, 이후 증착되는 실리콘산화질화막(SiON)이 불균일하게 증착된다. 이로 인해, 노광 공정 중 포토레지스트에 대한 리워크(Rework) 공정을 실시하는 경우, 비정질 카본의 일부가 소실되어 그 부분에서 리프팅(Lifting) 및 파티클 발생과 같은 소자의 불량 현상을 유발하는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 실리콘이 다량 함유된 폴리머 하드마스크와 카본이 다량 함유된 폴리머 하드마스크를 사용하여 마스크의 스텝 커버리지 특성을 개선하면서, 실리콘이 다량 함유된 폴리 머 하드마스크로 카본이 다량 함유된 폴리머층을 식각할 때, 카본이 다량 함유된 폴리머층의 패턴 변형을 방지하여 미세 패턴 형성의 구현에 적합한 반도체 소자의 미세 패턴 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 미세 패턴 형성 방법은 식각대상층 상부에 카본이 다량 함유된 제1폴리머층과 실리콘이 다량 함유된 제2폴리머층을 차례로 형성하는 단계, 상기 제2폴리머층을 패터닝하는 단계, 상기 제1폴리머층을 식각하면서, 챔버 내 압력을 조절하는 것에 의해 상기 제2폴리머층의 상단부가 가늘어지도록 식각하는 단계, 및 상기 식각대상층을 식각하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은, 이종의 폴리머 하드마스크를 스핀온코팅(Spin on Coating) 방식으로 연속 도포하는데, 식각 공정시 상부 하드마스크 역할을 하는 실리콘리치폴리머(Si-rich polymer) 박막과 카본리치폴리머(Carbon-rich polymer) 박막을 구성하는 방법이 연구되고 있다.
이 때, 상부 하드마스크 역할을 하는 실리콘리치폴리머 박막을 이용하여 하부 하드마스크인 카본리치폴리머 박막을 식각시 N2/O2 또는 N2/H2 기체를 사용하여 식각할 경우, 카본리치폴리머 박막의 측벽이 식각되는 문제(언더컷, undercut)가 있으며, 이로 인해 이후 하부의 식각대상층(예컨대, 산화막 또는 질화막) 식각시에 식각대상층 패턴 휨과 같은 미세 패턴의 불량이 발생되어, 소자의 불량을 유발하는 문제가 발생할 수 있다.
도 1은 미세 패턴 형성시 발생하는 문제점을 나타낸 사진이다.
도 1을 참조하면, 실리콘을 다량 함유하는 제2폴리머 하드마스크(13)를 사용하여 카본을 다량 함유하는 제1폴리머 하드마스크(12)를 식각할 때, 제1폴리머 하드마스크(12)의 측면이 식각('A')된 것을 알 수 있다.
따라서, 본 발명은 서로 다른 폴리머 하드마스크를 사용하되, 패턴 변형 방지를 위한 식각 처리를 제안한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상부에 식각대상층(22)을 형성한다. 본 발명의 실시예에서 식각대상층(22)은 도전층, 절연층 또는 실리콘과 같은 반도체층이 될 수 있다.
계속해서, 식각대상층(22) 상에 스핀-코팅(Spin on Coating) 방식을 이용하여 카본을 다량 함유한 제1폴리머층(Carbon-rich polymer, 23)과 실리콘을 다량 함 유한 제2폴리머층(Si-rich polymer, 24)을 차례로 형성한다. 다음으로, 제2폴리머층(24)의 소정 영역 상에 포토레지스트 패턴(25)을 형성한다.
도 2b에 도시된 바와 같이, 포토레지스트 패턴(25)을 식각 베리어(Etch barrier)로 사용하여 제2폴리머층(24)을 식각하여 제2폴리머 하드마스크(24a)를 형성한다. 이하, 식각된 제2폴리머층(24)을 제2폴리머 하드마스크(24a)라고 약칭한다.
한편, 제2폴리머층(24) 식각은 불소계 가스, 예컨대, CF4 가스를 사용하며, 제2폴리머층(24)의 식각과 동시에 포토레지스트 패턴(25)은 모두 또는 일부 제거된다.
도 2c에 도시된 바와 같이, 제2폴리머 하드마스크(24a)를 식각 베리어로 사용하여 제1폴리머층(23)을 식각한다. N2/O2 또는 N2/H2 가스를 사용하여 제1폴리머층(23) 식각시 제1폴리머층(23)의 측면이 식각 손실되는 문제(언더컷)가 있을 수 있다.
따라서, 본 발명에서는 N2/O2 가스를 사용하여 제1폴리머층(23)을 식각하되, 챔버 내 압력을 50mTorr의 저압으로 유지하면서 제1폴리머층(23)을 식각하여 제2폴리머 하드마스크(24a)의 식각 단면을 하부에 비해 상부가 가늘어지도록 형성한다.
식각 단면이 하부에 비해 상부가 가늘어지게 형성된 제2폴리머 하드마스크(24a)를 사용하여 제1폴리머층(23) 식각 공정을 진행하므로, 제1폴리머층(23) 식각시 측면의 식각 손실을 방지할 수 있으면서, 제1폴리머층(23) 식각 공정 중 발생 하는 식각 손실을 최소화할 수 있다. 따라서, 제1폴리머층(23) 식각 후 구현하고자 하는 선폭을 유지할 수 있다. 이하, 식각된 제1폴리머층(23)을 제1폴리머 하드마스크(23a)라고 약칭한다.
도 2d에 도시된 바와 같이, 제2폴리머 하드마스크(24a)와 제1폴리머 하드마스크(23a)를 식각 베리어로 식각대상층(22)을 식각하여 식각대상층 패턴(22a)을 형성한다. 이하, 식각된 식각대상층(22)을 식각대상층 패턴(22a)이라고 약칭한다.
도 3은 본 발명을 설명하기 위한 TEM 사진이다.
도 3을 참조하면, 제1폴리머 하드마스크(23a)의 측면 식각 손실이 없으므로 하부의 식각대상층 식각시, 휨과 같은 미세 패턴의 불량이 발생하지 않음을 알 수 있다. 여기서, 도면 부호 22는 식각대상층, 24a는 제2폴리머 하드마스크, 'B'는 제2폴리머 하드마스크의 식각 단면이 가늘어짐을 나타낸 것이다.
상술한 바와 같이, 식각대상층을 식각하기 위한 하드마스크로 카본을 다량 함유한 제1폴리머층과 실리콘을 다량 함유한 제2폴리머층을 하드마스크 사용하여, 단차가 깊은 지역의 스텝 커버리지 특성을 개선할 수 있다.
또한, 제2폴리머 하드마스크를 사용하여 제1폴리머층을 식각할 때, N2/O2 플라즈마를 사용하면서 식각 챔버 내 압력을 50mTorr의 저압으로 조절하여 진행하여, 제2폴리머 하드마스크의 식각 단면을 하부에 비해 상부가 가늘어지도록 형성한다. 따라서, 상기와 같은 구조를 갖는 제2폴리머 하드마스크를 사용하여 제1폴리머층을 식각하므로서, 제1폴리머층 식각후 제1폴리머 하드마스크의 측면 식각 손실을 방지할 수 있다.
따라서, 제2폴리머 하드마스크와 제1폴리머 하드마스크를 사용하여 식각대상층을 식각할 때 식각대상층 패턴의 휨 현상과 같은 불량 없이 효과적으로 식각 공정을 진행하여 미세 패턴을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 이종의 폴리머 하드마스크를 이용하여 식각대상층에 대한 효과적인 식각을 통해 패터닝하고자 하는 미세 패턴을 용이하게 구현할 수 있는 효과가 있다.

Claims (5)

  1. 식각대상층 상부에 카본이 다량 함유된 제1폴리머층과 실리콘이 다량 함유된 제2폴리머층을 차례로 형성하는 단계;
    상기 제2폴리머층을 패터닝하는 단계;
    상기 제1폴리머층을 식각하면서, 챔버 내 압력을 조절하는 것에 의해 상기 제2폴리머층의 상단부가 가늘어지도록 식각하는 단계; 및
    상기 식각대상층을 식각하는 단계
    를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 패터닝된 제2폴리머층을 식각베리어로 상기 제1폴리머층을 식각하되, 상기 제2폴리머층의 식각 단면의 끝이 가늘어지도록 식각하는 단계는,
    50mTorr 로 유지하는 반도체 소자의 미세 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 패터닝된 제2폴리머층을 식각베리어로 상기 제1폴리머층을 식각하되, 상기 제2폴리머층의 식각 단면의 끝이 가늘어지도록 식각하는 단계는,
    N2/O2 플라즈마를 사용하는 반도체 소자의 미세 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 제2폴리머층을 패터닝하는 단계는,
    CF4 가스를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  5. 제1항에 있어서,
    상기 제1폴리머층과 상기 제2폴리머층은,
    스핀온코팅에 의해 상기 식각대상층 상에 형성하는 반도체 소자의 미세 패턴 형성 방법.
KR1020060061418A 2006-06-30 2006-06-30 반도체 소자의 미세 패턴 형성 방법 KR20080002533A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060061418A KR20080002533A (ko) 2006-06-30 2006-06-30 반도체 소자의 미세 패턴 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060061418A KR20080002533A (ko) 2006-06-30 2006-06-30 반도체 소자의 미세 패턴 형성 방법

Publications (1)

Publication Number Publication Date
KR20080002533A true KR20080002533A (ko) 2008-01-04

Family

ID=39214309

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060061418A KR20080002533A (ko) 2006-06-30 2006-06-30 반도체 소자의 미세 패턴 형성 방법

Country Status (1)

Country Link
KR (1) KR20080002533A (ko)

Similar Documents

Publication Publication Date Title
KR100858877B1 (ko) 반도체 소자 제조 방법
US6803313B2 (en) Method for forming a hardmask employing multiple independently formed layers of a pecvd material to reduce pinholes
US20090068838A1 (en) Method for forming micropatterns in semiconductor device
US20090068842A1 (en) Method for forming micropatterns in semiconductor device
JP5100198B2 (ja) 半導体素子の微細パターンの形成方法
US10269581B2 (en) Method of fabricating a semiconductor structure
TW200824002A (en) Method for fabricating semiconductor device
KR100875653B1 (ko) 반도체 소자의 미세 패턴 형성 방법
KR100727439B1 (ko) 금속 배선 형성 방법
KR20070113604A (ko) 반도체 소자의 미세패턴 형성방법
KR20060104397A (ko) 반도체 소자의 패턴 형성 방법
KR20090045754A (ko) 하드마스크를 이용하는 반도체 소자의 패턴 형성 방법
JP2006156591A (ja) 半導体装置の製造方法
JP2006032721A (ja) 半導体装置の製造方法
KR20080002533A (ko) 반도체 소자의 미세 패턴 형성 방법
KR100912958B1 (ko) 반도체 소자의 미세 패턴 제조 방법
KR20070000719A (ko) 반도체 소자의 비트라인콘택 형성방법
US6828082B2 (en) Method to pattern small features by using a re-flowable hard mask
KR100721591B1 (ko) 반도체소자의 제조방법
KR100900773B1 (ko) 반도체 소자의 콘택홀 제조방법
KR100744089B1 (ko) 반도체 소자 제조 방법
KR20080002534A (ko) 반도체 소자의 미세 패턴 형성 방법
KR20000063964A (ko) 반도체 소자 분리 공정을 위한 얕은 트렌치 형성
KR100824632B1 (ko) 90ｎｍ 디자인 룰에 따른 반도체 소자 형성방법
KR100403327B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination