KR100858877B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 한 번의 노광 공정으로 미세패턴을 형성하는 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위해 피식각층이 형성된 기판상에 일정 간격으로 복수의 제1하드마스크막패턴을 형성하는 단계, 상기 제1하드마스크막패턴이 형성된 기판의 단차를 따라 희생막을 형성하는 단계, 상기 희생막 상에 제2하드마스크막을 형성하는 단계, 상기 제2하드마스막의 일부를 식각하여, 상기 희생막을 노출시킴과 동시에 상기 제1하드마스크막패턴 사이에 잔류하는 제2하드마스크막패턴을 형성하는 단계, 상기 제1하드마스크막패턴과 상기 제2하드마스크막패턴 사이의 상기 희생막을 제거하는 단계, 상기 제1하드마스크막패턴과 상기 제2하드마스크막패턴을 식각장벽으로 피식각층을 식각하는 단계를 포함함으로써, 미세해지는 패턴의 요구 크기를 맞춘다.
미세패턴, 하드마스크막, 패턴, 피식가층, 포토레지스트

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 미세패턴을 형성하기 위한 기술에 관한 것이다. 자세하게는 한 번의 노광 공정으로 미세패턴을 형성하는 반도체 소자의 제조 방법에 관한 것이다.
삭제
반도체 소자의 제조공정 중, 패턴의 최소 피치(pitch)는 노광장치에 사용되는 광의 파장에 따라 결정된다. 따라서, 반도체 장치의 고집적화가 가속화되는 현 상황에서 더욱 작은 피치의 패턴을 형성하기 위해서는, 현재 사용되는 광보다 파장이 짧은 광을 사용해야 한다. 이를 위해 엑스 선(X-ray)나 전자빔(E-beam)을 사용하는 것이 바람직하겠으나, 기술적인 문제와 생산성 문제 등에 의해 아직은 실험 수준에 머무르고 있다. 이에, 이중노광식각 기술(Double Exposure and Etch Technology : DEET)이 제안되었다.
도 1a 및 도 1b는 종래기술에 따른 DEET를 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 피식각층을 갖는 기판(1)상에 제1포토레지스트패턴(3)을 형성한 후, 이를 식각장벽으로 피식각층을 식각한다. 이로써 피식각층패턴(2)이 형성된다.
이어서, 제1포토레지스트패턴(3)을 제거한다.
도 1b에 도시된 바와 같이, 전체구조물 상에 제2포토레지스트를 도포한 후, 피식각층패턴(2)의 일부분이 노출되도록 노광 및 현상 공정을 진행한다. 이로써, 제2포토레지스트패턴(4)이 형성된다.
이로써, DEET 공정이 완료된다.
이어서, 제2포토레지스트패턴(4)을 식각장벽으로 피식각층패턴(2)을 식각한다. 이후, 제2포토레지스트패턴(4)을 제거한다.
그러나, 위와 같은 DEET는 제1포토레지스트패턴(3)과 제2포토레지스트패턴(4)간 중첩 정확도(overlay accurecy)가 낮아질 경우, 최종 피식각층패턴(2)의 선폭(critical dimension)이 변화되며, 이에 따라 피식각층패턴(2)의 선폭 불균일을 야기시킨다.
예를 들어, 최종 패터닝된 피식각층패턴(2)의 선폭이 50nm이어야 하고, 제1포토레지스트패턴(3)의 선폭이 150nm일 경우 - 즉, 피식각층패턴(2)의 선폭이 150nm일 경우 - , 제2포토레지스트패턴(4)은 피식각층패턴(2) 상에서 50nm의 선폭으로 피식각층패턴(2)을 노출시켜야 한다. 또한, 남은 50nm씩의 피식각층패턴(2) 양측에지를 덮어야 한다. 그러나, 제2포토레지스트패턴(4)의 형성위치 및 선폭이 변경될 경우, 위에서 설정된 수치들이 변경되어 최종 패턴의 선폭을 변화시킨다.
그리고, 평탄하지 않은 제2포토레지스트패턴(4) 하부의 토폴로지(topology)의 영향으로 노광공정에서 포토레지스트의 형상변형을 방지하는 반사방지막이 불균일하게 도포되는 문제점이 발생하고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 한번의 노광공정으로 미세패턴을 형성하는 반도체 소자의 제조 방법을 제공하는데 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은, 피식각층 상에 일정 간격으로 배치된 복수의 제1하드마스크막패턴을 형성하는 단계, 상기 제1하드마스크막패턴이 형성된 전면에 희생막을 형성하는 단계, 상기 희생막 상에 제2하드마스크막을 형성하는 단계, 상기 제2하드마스크막과 희생막을 선택적으로 식각하여 상기 제1하드마스크막패턴 사이에 제2하드마스크막패턴과 희생막패턴을 잔류시키는 단계, 상기 제2하드마스크막패턴과 제1하드마스크막패턴 사이에 잔류하는 희생막패턴을 제거하는 단계 및 상기 희생막패턴 식각후 노출된 피식각층을 식각하여 피식각층패턴을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
또한, 본 발명의 반도체 소자 제조 방법은, 피식각층 상에 일정 간격으로 배치된 복수의 제1하드마스크막패턴을 형성하는 단계, 상기 제1하드마스크막패턴이 형성된 전면에 희생막을 형성하는 단계, 상기 희생막을 선택적으로 식각하여 상기 제1하드마스크막패턴 상부를 노출시키는 희생막패턴을 형성하는 단계, 상기 희생막패턴이 형성된 전면에 제2하드마스크막을 형성하는 단계, 상기 제2하드마스크막을 선택적으로 식각하여 상기 희생막패턴 사이에 제2하드마스크막패턴을 잔류시키는 단계, 상기 제2하드마스크막패턴과 제1하드마스크막패턴 사이에 잔류하는 희생막패턴을 제거하는 단계 및 상기 희생막패턴 식각후 노출된 피식각층을 식각하여 피식각층패턴을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 한 번의 노광공정으로 미세패턴을 형성할 수 있어서, DEET 기술의 문제점을 극복할 수 있다.
따라서, 본 발명은 미세해지는 패턴의 요구 크기를 맞출 수 있으며, 이는 반도체 소자의 안정성 및 신뢰성을 향상시키는 원인으로 작용한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
[제1실시예]
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정순서도이다. 그리고, 도 3a 내지 도 3e는 도 2b 내지 도 2f에 대응되는 전자현미경사진이다.
도 2a에 도시된 바와 같이, 기판(11) 상에 피식각층(12)과 제1하드마스크막(13)을 순차적으로 형성한다.
제1하드마스크막(13)은 피식각층(12)을 식각하기 위한 식각장벽층으로서, 피식각층(12)은 산화막(oxide)으로 형성하고, 제1하드마스크막(13)은 폴리실리콘막(poly-silicon)으로 형성한다.
이어서, 제1하드마스크막(13) 상에 카본(carbon)이 함유된 유기물, 예컨대 비정질카본막(14, amorphous carbon)을 형성하고, 비정질카본막(14) 상에 실리콘산화질화막(15, SiON), 반사방지막(16) 및 복수의 포토레지스트패턴(17)을 형성한다.
포토레지스트패턴(17)은 포토레지스트를 도포한 후에 노광 및 현상공정을 진행하여 형성한다.
도 2b에 도시된 바와 같이, 포토레지스트패턴(17)을 식각장벽으로 반사방지막(16)과 실리콘산화질화막(15)을 식각한다. 이후, 식각된 실리콘산화질화막(15)을 식각장벽으로 비정질카본막(14)을 식각한다.
그리고, 비정질카본막(14) 식각시, 유사한 물질특성을 갖는 포토레지스트패턴(17)과 반사방지막(16)은 소모되어 제거된다. 또는 별도의 제거공정을 진행하여 제거할 수 있다.
도 2b에 대응되는 도 3a를 참조하면, 전술한 바와 같이 제1하드마스크막(13) 상에 비정질카본막패턴(14A)과 실리콘산화질화막패턴(15A)이 형성되어 있는 것을 확인할 수 있다.
도 2c에 도시된 바와 같이, 비정질카본막패턴(14A)을 식각장벽으로 제1하드 마스크막(13)을 식각한다.
이때, 피식각층(12)의 일부도 식각할 수 있는데, 이는 이후 형성될 제2하드마스크막과 제1하드마스크막(13)간 높이(height)를 동일하게 맞추기 위함이다.
도 2c에 대응되는 도 3b를 참조하면, 전술한 바와 같이 일정한 간격으로 복수의 제1하드마스크막패턴(13A)이 형성되어 있고, 일부가 식각된 피식각층(12A)이 형성되어 있는 것을 확인할 수 있다.
도 2d에 도시된 바와 같이, 제1하드마스크막패턴(13A)이 형성된 기판(11) 상에 희생막(18)을 형성한다.
희생막(18)은 산화막 특히, LPTEOS(Low Presure Tetra Ethyl Ortho Silicate)막 또는 PECVD산화막(Plasma Enhanced Chemical Vapor Depostion oxide)으로 형성할 수 있다.
이어서, 희생막(18) 상에 상기 제1하드마스크막패턴(13A) 사이가 채워지도록 제2하드마스크막(19)을 형성한다.
제2하드마스크막(19)은 제1하드마스크막패턴(13A)과 동일한 물질로 형성하는 것이 바람직하다. 즉, 제2하드마스크막(19)은 폴리실리콘막일 수 있다.
도 2d에 대응되는 도 3c를 참조하면, 전술한 바와 같이 복수의 제1하드마스크막패턴(13A)의 단차를 따라 희생막(18)이 형성되어 있고, 희생막(18) 상에 제2하드마스크막(19)이 형성된 것을 확인할 수 있다.
도 2e에 도시된 바와 같이, 제2하드마스막(19)의 일부를 식각하여, 희생막(18)을 노출시킴과 동시에 제1하드마스크막패턴(13A) 사이에 잔류하는 제2하드마스크막패턴(19A)을 형성한다. 이때의 식각은 에치백일 수 있다.
보다 자세하게 설명하면, 먼저 제2하드마스크막(19)을 에치백하여, 희생막(18)을 노출시킨다. 이어서, 희생막(18)과 제2하드마스크막(19)을 에치백하여, 제1하드마스크막패턴(13A)의 상부 표면을 노출한다. 여기서, 후속 희생막(18) 식각공정의 편의성을 위해 희생막(18)을 에치백하여 단차를 낮출 수 있다.
도 2e에 대응되는 도 3d를 참조하면, 전술한 바와 같이 제1하드마스크막패턴(13A) 사이에 제2하드마스크막패턴(19A)이 잔류하며, 두 패턴(13A, 19A)이 동일 선폭으로 형성된 것을 확인할 수 있다. 그리고, 제1하드마스크막패턴(13A)과 제2하드마스크막패턴(19A) 사이에 희생막패턴(18A)이 잔류하는 것을 확인할 수 있다.
도 2f에 도시된 바와 같이, 제2하드마스크막패턴(19A)과 제1하드마스크막패턴(13A) 사이에 잔류하는 희생막패턴(18A)을 제거한다.
이어서, 제2하드마스크막패턴(19A)과 제1하드마스크막패턴(13A)을 식각장벽으로, 피식각층(12A)을 식각한다. 이로써, 피식각층패턴(12B)이 형성된다.
피식각층(12A)의 식각은 습식과 건식을 포함하여 진행하는 것이 바람직하다. 또는, 건식식각만으로 진행할 수도 있다. 그리고, 피식각층(12A)을 식각하기 위해서 CF계열의 가스, 예컨대, C2F6 또는 C4F8 가스를 사용할 수 있다.
삭제
또한, 피식각층(12A)의 하부에 피식각층(12A)과 식각선택비가 높은 박막을 형성하여, 피식각층 식각시의 식각정지막으로 사용할 수 있다.
도 2f에 대응되는 도 3e를 참조하면, 전술한 바와 같이 피식각층패턴(12B)이 형성된 것을 확인할 수 있다.
이후, 제1하드마스크막패턴(13A)과 제2하드마스크막패턴(19A)을 제거한다.
만약, 기판(11)과 피식각층패턴(12B) 사이에 폴리실리콘막을 함유하는 박막, 예컨대 게이트패턴이 형성되어 있을 경우, 제1하드마스크막패턴(13A)과 제2하드마스크막패턴(19A)은 피식각층패턴(12B)을 식각장벽으로 게이트패턴을 식각할때 제거될 수 있다.
상술한 바와 같은 제1실시예는 포토레지스트패턴을 이용하여 복수의 제1하드마스크막패턴(13A)을 피식각층(12A) 상에 형성하고, 피식각층(12A)의 간격을 정의하는 희생막패턴(18A)을 기판(11) 전면에 형성한다.
이후, 제1하드마스크막패턴(13A)과 함께 피식가층(12A)을 식각할 제2하드마스크막패턴(19A)을 희생막패턴(18A)이 정의한 간격만큼 제1하드마스크막패턴(13A)에서 이격시켜 형성한다. 이후, 이들(13A, 19A)을 식각장벽으로 피식각층(12A)을 식각하여 미세패턴을 형성한다.
삭제
결과적으로, 본 발명은 한 번의 포토레지스트패턴 형성 공정만으로 미세한 패턴을 형성하여, 상술한 DEET의 문제점을 해결한다.
[제2실시예]
도 4a 내지 도 4g는 본 발명의 제2실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정순서도이다.
도 4a에 도시된 바와 같이, 기판(21) 상에 피식각층(22)과 제1하드마스크막(23)을 순차적으로 형성한다.
제1하드마스크막(23)은 피식각층(22)을 식각하기 위한 식각장벽층으로서, 피식각층(22)을 산화막으로 형성하고, 제1하드마스크막(23)은 폴리실리콘막으로 형성한다.
이어서, 제1하드마스크막(23) 상에 비정질카본막(24), 실리콘산화질화막(25, SiON), 반사방지막(26) 및 복수의 포토레지스트패턴(27)을 형성한다.
포토레지스트패턴(27)은 포토레지스트를 도포한 후에 노광 및 현상공정을 진행하여 형성한다.
도 4b에 도시된 바와 같이, 포토레지스트패턴(27)을 식각장벽으로 반사방지막(26)과 실리콘산화질화막(25)을 식각한다. 이후, 식각된 실리콘산화질화막(25)을 식각장벽으로 비정질카본막(24)을 식각한다.
실리콘산화질화막(25)과 비정질카본막(24)은 서로간 식각선택비가 높은 박막들로서, 얇은 두께의 실리콘산화질화막(25)으로도 두꺼운 비정질카본막(24)을 효과적으로 식각할 수 있다.
그리고, 비정질카본막(24) 식각시, 유사한 물질특성을 갖는 포토레지스트패 턴(27)과 반사방지막(26)은 제거된다. 또는 제거공정을 진행하여 제거될 수 있다.
도 4c에 도시된 바와 같이, 비정질카본막패턴(24A)을 식각장벽으로 제1하드마스크막(23)을 식각한다.
이때, 피식각층(22)의 일부도 식각할 수 있는데, 이는 이후 형성될 제2하드마스크막과 제1하드마스크막(23)간 높이(height)를 동일하게 맞추기 위함이다.
도 4d에 도시된 바와 같이, 제1하드마스크막패턴(23A)이 형성된 기판(21) 상에 희생막(28)을 형성한다.
희생막(28)은 제1하드마스크막패턴(23A)과 식각선택비가 높은 막으로서, 상술에서 제1하드마스크막패턴(23A)을 폴리실리콘막으로 예시하였는바, 희생막(28)은 산화막일 수 있다.
도 4e에 도시된 바와 같이, 에치백(etch back) 공정을 진행하여 희생막(28)을 식각한다.
에치백 공정은 희생막(28)의 형성으로 인해 제1하드마스크막패턴(23A) 사이의 종횡비를 감소시키기 위한 공정이다. 따라서, 에치백 공정은 최대 제1하드마스크막패턴(23A)의 상부표면이 노출될 때까지 가능하며, 최소로는 후속 제2하드마스크막이 충분히 매립될 수 있을 정도까지의 종횡비를 갖게 해야한다.
제2실시예에서는 제1하드마스크막패턴(23A)의 상부표면이 노출되는 것으로 설명한다.
도 4f에 도시된 바와 같이, 희생막패턴(28A) 사이가 채워지도록 제2하드마스크막을 형성한 후에, 에치백 공정을 진행하여 복수의 제2하드마스크막패턴(29A)을 형성한다.
제2하드마스크막패턴(29A)은 제1하드마스크막패턴(23A)과 동일한 물질로 형성하는 것이 바람직하다. 즉, 제2하드마스크막패턴(29A)은 폴리실리콘막일 수 있다.
여기서, 제2하드마스크막패턴(29A)은 제1하드마스크막패턴(23A)과 동일한 선폭이여야 한다. 그리고 희생막(28)의 증착두께는 피식각층을 식각하였을 경우, 피식각층패턴간의 간격이 된다. 따라서, 희생막(28)패턴은 위와 같은 관계를 고려하여 형성하는 것이 바람직하다.
예를 들면, 피식각층패턴간의 간격을 '20'으로 설정하였을 경우, 희생막패턴(28)의 폭은 '20'이여야 하고, 만약 두 개의 피식각층패턴이 존재해야 하는 영역 A가 '100'의 폭을 가져야 할 경우, 제1하드마스크막패턴(23A)과 제2하드마스크막패턴(29A)의 폭은 '30'이여야 한다. 여기서 단위는 생략하였다.
도 4g에 도시된 바와 같이, 제2하드마스크막패턴(29A)과 제1하드마스크막패턴(23A) 사이에 잔류하는 희생막패턴(28A)을 식각한다.
이어서, 제2하드마스크막패턴(29A)과 제1하드마스크막패턴(23A)을 식각장벽으로 희생막패턴(28A)의 식각으로 노출된 피식각층(22A)을 식각한다. 이로써, 피식각층패턴(22B)이 형성된다.
피식각층(22A)의 식각은 습식식각 공정으로 일정 두께를 식각한 후에 건식식각 공정으로 피식각층패턴(22B)을 형성하는 것이 바람직하다. 또는 건식식각 공정만으로 진행할 수도 있다.
그리고, 피식각층(22A)을 식각하기 위해서 CF계열의 가스, 예컨대, C2F6 또는 C4F8 가스를 사용할 수 있다.
그리고, 피식각층(22A)의 하부에 피식각층(22A)과 식각선택비가 높은 박막을 형성하여 피식각층 식각시의 식각정지막으로 사용할 수 있다.
이후, 제1하드마스크막패턴(23A)과 제2하드마스크막패턴(29A)을 제거한다.
만약, 기판(21)과 피식각층패턴(22B) 사이에 폴리실리콘막을 함유하는 박막, 예컨대 게이트패턴이 형성되어 있을 경우, 제1하드마스크막패턴(23A)과 제2하드마스크막패턴(29A)은 피식각층패턴(22B)을 식각장벽으로 게이트패턴을 식각할때 제거될 수 있다.
상술한 바와 같은 제2실시예는 복수의 제1하드마스크막패턴(23A)을 피식각층(22A) 상에 형성하고, 패터닝될 피식각층(12A)간의 간격을 정의하는 희생막패턴(18A)을 기판(21) 전면에 형성한다.
이어서, 희생막패턴(28A)의 종횡비를 감소시키기 위해 평탄화 공정을 진행한다.
이후, 제1하드마스크막패턴(23A)과 함께 피식가층(22A)을 식각할 제2하드마스크막패턴(29A)을 희생막패턴(28A)이 정의한 간격만큼 제1하드마스크막패턴(23A)에서 이격시켜 형성한다. 이후, 이들(23A, 29A)을 식각장벽으로 피식각층(22A)을 식각하여 미세패턴을 형성한다.
결과적으로, 본 발명은 한 번의 포토레지스트패턴 형성 공정만으로 미세한 패턴을 형성하여, 상술한 DEET의 문제점을 해결한다.
한편, 도 5와 같이 복수의 희생막(28) 사이의 높은 종횡비는 제2하드마스크막 형성시 보이드(31, void)를 생성시킨다. 이는 제2하드마스크막의 식각장벽 마진을 감소시키는 요인으로 작용한다.
그러나, 제2실시예에서는 희생막(28)의 종횡비를 감소시키는 공정을 진행하기 때문에, 제2하드마스크막 형성시 보이드가 생성되지 않으며, 때문에 제2하드마스크막의 식각장벽 마진을 충분히 확보할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b는 종래기술에 따른 DEET(Double Exposure and Etch Technology)를 나타낸 공정단면도.
도 2a 내지 도 2g는 본 발명의 제1실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정순서도.
도 3a 내지 도 3e는 도 2b 내지 도 2f에 대응되는 전자현미경사진.
도 4a 내지 도 4g는 본 발명의 제2실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정순서도이다.
도 5는 보이드가 방지된 제2하드마스크막을 촬용한 전자현미경사진.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 기판 22B : 피식각층
23A : 제1하드마스크막패턴 29A : 제2하드마스크막패턴

Claims (19)

  1. 피식각층 상에 일정 간격으로 배치된 복수의 제1하드마스크막패턴을 형성하는 단계;
    상기 제1하드마스크막패턴이 형성된 전면에 희생막을 형성하는 단계;
    상기 희생막 상에 제2하드마스크막을 형성하는 단계;
    상기 제2하드마스크막과 희생막을 선택적으로 식각하여 상기 제1하드마스크막패턴 사이에 제2하드마스크막패턴과 희생막패턴을 잔류시키는 단계;
    상기 제2하드마스크막패턴과 제1하드마스크막패턴 사이에 잔류하는 희생막패턴을 제거하는 단계; 및
    상기 희생막패턴 식각후 노출된 피식각층을 식각하여 피식각층패턴을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 복수의 제1하드마스크막패턴을 형성하는 단계는,
    상기 피식각층 상에 제1하드마스크막, 비정질카본막, 실리콘산화질화막, 반사방지막 및 포토레지스트패턴을 형성하는 단계;
    상기 포토레지스트패턴을 식각장벽으로 반사방지막 및 실리콘산화질화막을 식각하는 단계; 및
    식각된 실리콘산화질화막을 식각장벽으로 제1하드마스크막을 식각하여 제1하드마스크막패턴을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 제1하드마스크막패턴을 형성하는 단계에서 상기 피식각층의 일부도 함께 식각하는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 제1하드마스크막패턴 사이에 제2하드마스크막패턴과 희생막패턴을 잔류시키는 단계는 에치백 공정으로 진행하는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 피식각층을 식각하는 단계는 습식식각 공정으로 일정 두께를 식각한 후에 건식식각 공정으로 피식각층패턴을 형성하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 제1하드마스크막패턴과 제2하드마스크막패턴은 폴리실리콘막으로 형성하는 반도체 소자 제조 방법.
  7. 제1항에 있어서,
    상기 희생막과 피식각층은 산화막으로 형성하는 반도체 소자 제조 방법.
  8. 제1항에 있어서,
    상기 희생막은 LPTEOS(Low Presure Tetra Ethyl Ortho Silicate)막 또는 PECVD산화막(Plasma Enhanced Chemical Vapor Depostion oxide)으로 형성하는 반도체 소자 제조 방법.
  9. 제7항에 있어서,
    상기 피식각층을 식각하는 단계는 CF계열의 가스로 진행하는 반도체 소자 제조 방법.
  10. 피식각층 상에 일정 간격으로 배치된 복수의 제1하드마스크막패턴을 형성하는 단계;
    상기 제1하드마스크막패턴이 형성된 전면에 희생막을 형성하는 단계;
    상기 희생막을 선택적으로 식각하여 상기 제1하드마스크막패턴 상부를 노출시키는 희생막패턴을 형성하는 단계;
    상기 희생막패턴이 형성된 전면에 제2하드마스크막을 형성하는 단계;
    상기 제2하드마스크막을 선택적으로 식각하여 상기 희생막패턴 사이에 제2하드마스크막패턴을 잔류시키는 단계;
    상기 제2하드마스크막패턴과 제1하드마스크막패턴 사이에 잔류하는 희생막패턴을 제거하는 단계; 및
    상기 희생막패턴 식각후 노출된 피식각층을 식각하여 피식각층패턴을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  11. 제10항에 있어서,
    상기 복수의 제1하드마스크막패턴을 형성하는 단계는,
    제1하드마스크막 상에 비정질카본막, 실리콘산화질화막, 반사방지막 및 포토레지스트패턴을 형성하는 단계;
    상기 포토레지스트패턴을 식각장벽으로 반사방지막 및 실리콘산화질화막을 식각하는 단계; 및
    식각된 실리콘산화질화막을 식각장벽으로 제1하드마스크막을 식각하여 제1하드마스크막패턴을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  12. 제11항에 있어서,
    상기 제1하드마스크막패턴을 형성하는 단계에서 상기 피식각층의 일부도 함께 식각하는 반도체 소자 제조 방법.
  13. 제10항에 있어서,
    상기 희생막패턴을 형성하는 단계는 에치백 공정으로 진행하는 반도체 소자 제조 방법.
  14. 제10항에 있어서,
    상기 제2하드마스크막패턴을 잔류시키는 단계는 에치백 공정으로 진행하는 반도체 소자 제조 방법.
  15. 제10항에 있어서,
    상기 피식각층을 식각하는 단계는 습식식각 공정으로 일정 두께를 식각한 후에 건식식각 공정으로 피식각층패턴을 형성하는 반도체 소자 제조 방법.
  16. 제10항에 있어서,
    상기 제1하드마스크막패턴과 제2하드마스크막패턴은 폴리실리콘막으로 형성하는 반도체 소자 제조 방법.
  17. 제10항에 있어서,
    상기 희생막과 피식각층은 산화막으로 형성하는 반도체 소자 제조 방법.
  18. 제10항에 있어서,
    상기 희생막은 LPTEOS(Low Presure Tetra Ethyl Ortho Silicate)막 또는 PECVD산화막(Plasma Enhanced Chemical Vapor Depostion oxide)으로 형성하는 반도체 소자 제조 방법.
  19. 제17항에 있어서,
    상기 피식각층을 식각하는 단계는 CF계열의 가스로 진행하는 반도체 소자 제조 방법.
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