JP2009055022A - 半導体素子の製造方法 - Google Patents
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Abstract
【課題】１回の露光工程により微細パターンを形成する半導体素子の製造方法を提供すること。
【解決手段】被エッチング層が形成された基板１１上に、複数の第１ハードマスクパターン１３Ａを形成するステップと、その上に、複数の構造物と、複数のギャップを画定する犠牲膜とを均一に形成するステップと、犠牲膜上に第２ハードマスク膜を形成するステップと、第１ハードマスクパターン１３Ａと第２ハードマスクパターン１９Ａとの間に犠牲膜が露出するようにするステップと、第１ハードマスクパターン１３Ａと第２ハードマスクパターン１９Ａとの間に被エッチング層を露出させるステップと、第１ハードマスクパターン１３Ａ及び第２ハードマスクパターン１９Ａをエッチングマスクとして露出した被エッチング層をエッチングし、第１被エッチングパターン１２Ｂ及び第２被エッチングパターン１２Ｂ’を形成するステップとを含む。
【選択図】図２Ｆ
【解決手段】被エッチング層が形成された基板１１上に、複数の第１ハードマスクパターン１３Ａを形成するステップと、その上に、複数の構造物と、複数のギャップを画定する犠牲膜とを均一に形成するステップと、犠牲膜上に第２ハードマスク膜を形成するステップと、第１ハードマスクパターン１３Ａと第２ハードマスクパターン１９Ａとの間に犠牲膜が露出するようにするステップと、第１ハードマスクパターン１３Ａと第２ハードマスクパターン１９Ａとの間に被エッチング層を露出させるステップと、第１ハードマスクパターン１３Ａ及び第２ハードマスクパターン１９Ａをエッチングマスクとして露出した被エッチング層をエッチングし、第１被エッチングパターン１２Ｂ及び第２被エッチングパターン１２Ｂ’を形成するステップとを含む。
【選択図】図２Ｆ
Description
本発明は、半導体素子の製造方法に関し、特に、微細パターンを形成する技術に関し、より詳細には、１回の露光工程により微細パターンを形成する半導体素子の製造方法に関する。
半導体素子の製造工程において、パターンの最小ピッチは、露光装置に用いられる光の波長によって決定される。したがって、半導体装置の高集積化が加速化する現状で、より小さいピッチのパターンを形成するためには、現在用いられている光より短い波長の光を用いなければならない。このため、Ｘ線又は電子ビームを用いることが好ましいが、技術的な問題や生産性の問題などにより未だ実験レベルにとどまっている。そこで、二重露光エッチング技術（Ｄｏｕｂｌｅ Ｅｘｐｏｓｕｒｅ ａｎｄ Ｅｔｃｈ Ｔｅｃｈｎｏｌｏｇｙ）（以下、「ＤＥＥＴ」とする。）が提案された。
図１Ａ及び図１Ｂは、従来技術に係るＤＥＥＴを用いた半導体素子の製造方法を説明するための断面図である。
図１Ａに示すように、被エッチング層（図示せず）を有する基板１上に、第１フォトレジストパターン３を形成した後、これをエッチングマスクとして被エッチング層をエッチングする。これにより、被エッチングパターン２が形成される。その後、第１フォトレジストパターン３を除去する。
図１Ｂに示すように、全体構造の上に第２フォトレジスト（図示せず）を塗布した後、被エッチングパターン２の一部が露出するように露光及び現像を行う。これにより、第２フォトレジストパターン４が形成される。
また、図示していないが、第２フォトレジストパターン４をエッチングマスクとして被エッチングパターン２をエッチングする。その後、第２フォトレジストパターン４を除去する。これにより、ＤＥＥＴ工程が完了する。
しかし、この方法では、第１フォトレジストパターン３と、第２フォトレジストパターン４とのオーバーレイ精度（ｏｖｅｒｌａｙ ａｃｃｕｒａｃｙ）が低下した場合、最終的な被エッチングパターンの線幅（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）が変化し、これにより、最終的な被エッチングパターンの線幅の不均一をもたらす。
また、平坦でない第２フォトレジストパターン４の下部のトポロジーの影響により、露光工程におけるフォトレジストの変形を防止する反射防止膜が不均一に塗布されるという問題が発生する。
そこで、本発明は、上記のような問題に鑑みてなされたものであって、その目的は、１回の露光工程により微細パターンを形成する半導体素子の製造方法を提供することである。
上記の目的を達成するための本発明の半導体素子の製造方法は、被エッチング層が形成された基板上に、複数の第１ハードマスクパターンを形成するステップと、前記第１ハードマスクパターン上に、複数の構造物と、複数のギャップを画定する犠牲膜とを均一に形成するステップと、前記犠牲膜上に、前記ギャップを満たす第２ハードマスク膜を形成するステップと、前記第２ハードマスク膜の上部をエッチングすることにより、前記犠牲膜を露出させるとともに、前記ギャップの内部に残留する第２ハードマスクパターンを形成するが、前記第１ハードマスクパターンと前記第２ハードマスクパターンとの間に前記犠牲膜が露出するようにするステップと、前記第１ハードマスクパターンと前記第２ハードマスクパターンとの間に露出した前記犠牲膜を除去し、前記第１ハードマスクパターンと前記第２ハードマスクパターンとの間に前記被エッチング層を露出させるステップと、前記第１ハードマスクパターン及び前記第２ハードマスクパターンをエッチングマスクとして露出した被エッチング層をエッチングし、第１被エッチングパターン及び第２被エッチングパターンを形成するステップとを含む。
また、本発明の半導体素子の製造方法は、基板上に形成された被エッチング層上に、第１間隔を有する複数の第１ハードマスクパターンを形成するステップと、前記第１ハードマスクパターン上に、複数の構造物と、複数のギャップを画定する犠牲膜とを均一に形成するステップと、前記犠牲膜をエッチングし、前記第１ハードマスクパターンの表面が露出した犠牲パターンを形成するステップと、前記犠牲パターンの上部に、前記ギャップを満たす第２ハードマスク膜を形成するステップと、前記第２ハードマスク膜の上部を除去し、前記犠牲パターン間及びギャップの内部に第２ハードマスクパターンを形成するが、前記第１ハードマスクパターンと前記第２ハードマスクパターンとの間に前記犠牲パターンが露出するようにするステップと、前記第１ハードマスクパターンと前記第２ハードマスクパターンとの間に露出した前記犠牲パターンを除去し、前記第１ハードマスクパターンと前記第２ハードマスクパターンとの間に前記被エッチング層を露出させるステップと、前記第１ハードマスクパターン及び前記第２ハードマスクパターンをエッチングマスクとして前記被エッチング層をエッチングし、前記第１間隔よりも狭い第２間隔を有する複数の被エッチングパターンを形成するステップとを含む。
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するため、添付図面を参照して本発明の好ましい実施形態を説明する。
図２Ａ〜図２Ｆは、本発明の第１実施形態に係る半導体素子の製造方法を説明するための断面図である。また、図３Ａ〜図３Ｅは、本発明の第１実施形態に係る半導体素子の電子顕微鏡写真である。
図２Ａに示すように、基板１１上に、被エッチング層１２と、第１ハードマスク膜１３とを順次形成する。第１ハードマスク膜１３は、被エッチング層１２をエッチングするためのエッチングマスクであって、被エッチング層１２は、酸化物で形成し、第１ハードマスク膜１３は、ポリシリコンで形成する。
次に、第１ハードマスク膜１３上に、カーボンを含む有機物、例えば、非晶質カーボン膜１４を形成し、非晶質カーボン膜１４上に、シリコン酸窒化膜（ＳｉＯＮ）１５と、反射防止膜１６と、複数のフォトレジストパターン１７とを形成する。フォトレジストパターン１７は、フォトレジストを塗布した後、露光及び現像により形成する。
図２Ｂに示すように、フォトレジストパターン１７をエッチングマスクとして、反射防止膜１６と、シリコン酸窒化膜１５とをエッチングする。その後、エッチングされたシリコン酸窒化膜１５をエッチングマスクとして非晶質カーボン膜１４をエッチングする。これにより、シリコン酸窒化パターン１５Ａと、非晶質カーボンパターン１４Ａとが形成される。
また、非晶質カーボン膜１４のエッチングの際に、類似した物質の特性を有するフォトレジストパターン１７及び反射防止膜１６は、消耗されて除去される。もしくは、フォトレジストパターン１７及び反射防止膜１６は、別途の工程により除去され得る。
図３Ａは、図２Ｂに示された状態の半導体素子のイメージを示す電子顕微鏡写真であって、前述のように、第１ハードマスク膜１３上に、非晶質カーボンパターン１４Ａと、シリコン酸窒化パターン１５Ａとが形成されていることを確認することができる。
図２Ｃに示すように、非晶質カーボンパターン１４Ａをエッチングマスクとして第１ハードマスク膜１３をエッチングする。これにより、複数の第１ハードマスクパターン１３Ａが形成される。このとき、被エッチング層１２の一部もエッチングし、エッチングされた被エッチング層１２Ａを形成するが、これは、後続の第２ハードマスク膜と第１ハードマスク膜１３との厚さを等しくするためである。
図３Ｂは、図２Ｃに示された状態の半導体素子のイメージを示す電子顕微鏡写真であって、前述のように、一定間隔で複数の第１ハードマスクパターン１３Ａが形成されており、エッチングされた被エッチング層１２Ａが形成されていることを確認することができる。
図２Ｄに示すように、第１ハードマスクパターン１３Ａが形成された基板１１上に、犠牲膜１８を形成する。前記犠牲膜１８は、一定間隔で離隔している複数の構造物１８Ｂを画定しており、好ましくは、前記間隔は、十分に均一な間隔である。前記間隔は、ギャップ１８Ｃを画定する。犠牲膜１８は、酸化物、特に、ＬＰＴＥＯＳ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）又はＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｔｉｏｎ）酸化物で形成する。
次に、犠牲膜１８上に、前記構造物１８Ｂによって画定されたギャップ１８Ｃを満たすように、第２ハードマスク膜１９を形成する。第２ハードマスク膜１９は、第１ハードマスクパターン１３Ａと同じ物質で形成することが好ましい。すなわち、第２ハードマスク膜１９は、ポリシリコンで形成することが好ましい。
図３Ｃは、図２Ｄに示された状態の半導体素子のイメージを示す電子顕微鏡写真であって、前述のように、複数の第１ハードマスクパターン１３Ａの段差に沿って犠牲膜１８が形成されており、犠牲膜１８上に第２ハードマスク膜１９が形成されていることを確認することができる。一実施形態では、前記第１ハードマスクパターン１３Ａの幅は、前記ギャップ１８Ｃの幅と実質的に一致する。前記犠牲膜１８の側面の厚さは、ギャップ１８Ｃの幅より小さい。例えば、前記犠牲膜１８の側面の厚さは、前記ギャップ１８Ｃの幅の２／３であり得る。
図２Ｅに示すように、少なくとも第１ハードマスクパターン１３Ａが露出するまで、第２ハードマスク膜１９及び犠牲膜１８の一部をエッチングし、第２ハードマスクパターン１９Ａ及び犠牲パターン１８Ａをそれぞれ形成する。一実施形態において、前記エッチングは、前記第１ハードマスクパターン１３Ａ及び前記第２ハードマスクパターン１９Ａの上表面の下に画定されている犠牲膜１８の上表面まで行われる。
前記第１ハードマスクパターン１３Ａ及び前記第２ハードマスクパターン１９Ａの上表面の下に画定されている犠牲膜１８の上表面までエッチングして得られる利点の一つは、その後のギャップ１８Ｃの線幅測定が容易になることである。一実施形態において、前記エッチング工程は、エッチバック工程であり得る。例えば、まず、第２ハードマスク膜１９をエッチバックし、犠牲膜１８を露出させる。次に、犠牲膜１８及び第２ハードマスク膜１９をエッチバックし、第１ハードマスクパターン１３Ａの上表面を露出させる。ここで、後続の犠牲膜１８のエッチング工程の便宜性のため、犠牲膜１８をエッチバックして段差を低減することができる。
図３Ｄは、図２Ｅに示された状態の半導体素子のイメージを示す電子顕微鏡写真であって、前述のように、第１ハードマスクパターン１３Ａの間に第２ハードマスクパターン１９Ａが残留し、第１ハードマスクパターン１３Ａと第２ハードマスクパターン１９Ａとが実質的に同じ線幅で形成されていることを確認することができる。また、第１ハードマスクパターン１３Ａと第２ハードマスクパターン１９Ａとの間には、犠牲パターン１８Ａが残留していることを確認することができる。
図２Ｆに示すように、前記第１ハードマスクパターン１３Ａ及び前記第２ハードマスクパターン１９Ａをマスクとして、前記犠牲パターン１８Ａと、エッチングされた被エッチング層１２Ａとをエッチングする。これにより、第１被エッチングパターン１２Ｂと、第２被エッチングパターン１２Ｂ’とが形成される。前記第２被エッチングパターン１２Ｂ’の高さは、前記第１被エッチングパターン１２Ｂより高い。
エッチングされた被エッチング層１２Ａのエッチングは、ウェットエッチング及びドライエッチングによって行うことが好ましい。エッチングされた被エッチング層１２Ａの下に、エッチングされた被エッチング層１２Ａよりも低いエッチング比を有する膜を形成することにより、被エッチング層のエッチング時におけるエッチング停止膜として使用可能である。また、前記エッチングされた被エッチング層１２Ａのエッチングは、ドライエッチングのみによって行うこともできる。更に、エッチングされた被エッチング層１２Ａをエッチングするため、ＣＦ系ガス、例えば、Ｃ２Ｆ６ガス又はＣ４Ｆ８ガスを用いることができる。
図３Ｅは、図２Ｆに示された状態の半導体素子のイメージを示す電子顕微鏡写真であって、前述のように、第１被エッチングパターン１２Ｂが形成されていることを確認することができる。
更に、図２Ｆを再び参照すると、前記エッチング工程は、交互に下部膜（図示せず）の一部が露出した第１構造物１２Ｃと第２構造物１２Ｄとを形成する。前記下部膜は、半導体基板１１、又は当該基板１１と前記被エッチング層１２との間に形成されたポリシリコン膜（又は他の形態の膜）であり得る。各々の第１構造物１２Ｃは、前記第２ハードマスクパターン１９Ａと、前記犠牲パターン１８Ａと、前記第１被エッチングパターン１２Ｂとを含む。各々の第２構造物１２Ｄは、前記第１ハードマスクパターン１３Ａと、第２被エッチングパターン１２Ｂ’とを含む。一実施形態において、前記第１構造物１２Ｃ及び第２構造物１２Ｄは、半導体基板１１又は下部膜のエッチングの際に用いられる。他の実施形態において、前記第１被エッチングパターン１２Ｂ及び第２被エッチングパターン１２Ｂ’は、半導体基板１１又は下部膜のエッチングの際に用いられる。すなわち、半導体基板１１（又は下部膜）は、第１ハードマスクパターン１３Ａ及び第２ハードマスクパターン１９Ａの除去後にエッチングされる。更に他の実施形態において、前記第１被エッチングパターン１２Ｂ及び第２被エッチングパターン１２Ｂ’は、目標とする最終パターンであり得る。
上記第１実施形態は、フォトレジストパターンを用いて、複数の第１ハードマスクパターン１３Ａを、エッチングされた被エッチング層１２Ａ上に形成し、エッチングされた被エッチング層１２Ａの間隔を画定する犠牲パターン１８Ａを、基板１１の全面に形成する。
その後、第１ハードマスクパターン１３Ａとともに、エッチングされた被エッチング層１２Ａのエッチングに用いられる第２ハードマスクパターン１９Ａを、犠牲パターン１８Ａによって画定された間隔だけ、第１ハードマスクパターン１３Ａから離隔させて形成する。その後、第１ハードマスクパターン１３Ａ及び第２ハードマスクパターン１９Ａをエッチングマスクとしてエッチングされた被エッチング層１２Ａをエッチングし、微細パターンを形成する。
結果的に、本発明は、１回のフォトレジストパターンの形成工程だけで微細パターンを形成することにより、上述のＤＥＥＴにおける問題を解決する。
図４Ａ〜図４Ｇは、本発明の第２実施形態に係る半導体素子の製造方法を説明するための断面図である。
図４Ａに示すように、基板２１（又は下部膜）上に、被エッチング層２２と、第１ハードマスク膜２３とを順次形成する。一実施形態において、前記下部膜は、被エッチング層２２の下に提供される何らかの物質であり得る。本実施形態において、被エッチング層２２は、酸化物で形成し、第１ハードマスク膜２３は、ポリシリコンで形成する。
次に、第１ハードマスク膜２３上に、非晶質カーボン膜２４と、シリコン酸窒化膜（ＳｉＯＮ）２５と、反射防止膜２６と、複数のフォトレジストパターン２７とを形成する。フォトレジストパターン２７は、フォトレジストを塗布した後、露光及び現像により形成する。
図４Ｂに示すように、フォトレジストパターン２７をエッチングマスクとして、反射防止膜２６と、シリコン酸窒化膜２５とをエッチングする。このとき、エッチングされたシリコン酸窒化膜を、「シリコン酸窒化パターン２５Ａ」とする。その後、シリコン酸窒化パターン２５Ａをエッチングマスクとして非晶質カーボン膜２４をエッチングする。
シリコン酸窒化パターン２５Ａは、非晶質カーボン膜２４に比べてエッチング選択比が非常に低い膜であって、厚さの薄いシリコン酸窒化パターン２５Ａでも厚い非晶質カーボン膜２４を効果的にエッチングすることができる。これにより、非晶質カーボンパターン２４Ａが形成される。
また、非晶質カーボン膜２４のエッチングの際に、フォトレジストパターン２７は、除去され得る。もしくは、前記フォトレジストパターン２７は、別途の工程により除去され得る。
図４Ｃに示すように、非晶質カーボンパターン２４Ａをエッチングマスクとして第１ハードマスク膜２３をエッチングし、第１ハードマスクパターン２３Ａを形成する。このとき、被エッチング層２２の一部もエッチングするが、これは、後続の第２ハードマスク膜と厚さを等しくするためである。したがって、エッチングされた被エッチング層２２Ａは、複数の浅いトレンチを有して形成される。
図４Ｄに示すように、第１ハードマスクパターン２３Ａが形成された基板２１上に、犠牲膜２８を形成する。前記犠牲膜２８は、一定間隔で離隔している複数の構造物２８Ｂを画定しており、好ましくは、前記間隔は、十分に均一な間隔である。前記間隔は、ギャップ２８Ｃを画定する。犠牲膜２８は、第１ハードマスクパターン２３Ａに対してエッチング選択比が高い膜であって、第１ハードマスクパターン２３Ａがポリシリコンで形成された場合、犠牲膜２８は、酸化物で形成され得る。
図４Ｅに示すように、エッチバック工程により犠牲膜２８をエッチングする。エッチバック工程は、前記犠牲膜２８によって画定されたギャップ２８Ｃのアスペクト比を減少させるための工程である。エッチバックは、第１ハードマスクパターン２３Ａの上表面が最大限に露出するまで行われることが可能であり、ギャップ２８Ｃは、後続の第２ハードマスク膜がボイドなく十分に満たされる程度まで、アスペクト比を減少させなければならない。一実施形態において、前記犠牲膜２８のエッチング及び前記ギャップ２８Ｃのアスペクト比を減少させるためのエッチングは、ＣＭＰ法にて行われる。
図４Ｆに示すように、ギャップ２８Ｃを満たすように第２ハードマスク膜（図示せず）を形成する。第２ハードマスク膜上に、エッチバック工程により第２ハードマスクパターン２９Ａを形成する。第２ハードマスクパターン２９Ａは、第１ハードマスクパターン２３Ａと同じ物質で形成することが好ましい。すなわち、第２ハードマスクパターン２９Ａは、ポリシリコンで形成する。
ここで、第２ハードマスクパターン２９Ａの線幅は、好ましくは、第１ハードマスクパターン２３Ａの線幅と等しくなければならない。前記犠牲膜の厚さは、被エッチング層がエッチングされた場合、被エッチングパターンの間隔であるギャップ２２Ｅ（図４Ｇ参照）と同じ線幅を有するように形成する。したがって、犠牲パターン２８Ａは、このような関係を考慮して形成することが好ましい。
例えば、被エッチングパターン間のギャップ２２Ｅを「２０」に設定した場合、犠牲パターン２８Ａの幅は「２０」でなければならず、２つの被エッチングパターンが存在する領域Ａ（図示せず）が「１００」の幅を有する場合、第１ハードマスクパターン２３Ａ及び第２ハードマスクパターン２９Ａの幅は「３０」でなければならない。ここで、単位は省略した。
図４Ｇに示すように、犠牲パターン２８Ａ及びエッチングされた被エッチング層２２Ａは、第２ハードマスクパターン２９Ａ及び第１ハードマスクパターン２３Ａをエッチングマスクとしてエッチングし、エッチングされた犠牲パターン２８Ｂと、第１被エッチングパターン２２Ｂと、第２被エッチングパターン２２Ｂ’とを形成する。その後、第１ハードマスクパターン２３Ａ及び第２ハードマスクパターン２９Ａを除去する。
エッチングされた被エッチング層２２Ａのエッチングは、ウェットエッチング及びドライエッチングによって行うことが好ましい。エッチング停止膜は、予めエッチングされた被エッチング層２２Ａの下に形成され得る。また、エッチングされた被エッチング層２２Ａのエッチングは、ドライエッチングのみによって行うことができる。更に、エッチングされた被エッチング層２２Ａをエッチングするため、ＣＦ系ガス、例えば、Ｃ２Ｆ６ガス又はＣ４Ｆ８ガスを用いることができる。
更に、図４Ｇに示すように、前記エッチング工程は、交互に下部膜（図示せず）の一部が露出した第１構造物２２Ｃと第２構造物２２Ｄとを形成する。ギャップ２２Ｅは、第１構造物２２Ｃと第２構造物２２Ｄとの間の下部膜２１が露出した部分を画定する。各々の第１構造物２２Ｃは、前記第２ハードマスクパターン２９Ａと、前記エッチングされた犠牲パターン２８Ｂと、前記第１被エッチングパターン２２Ｂとを含む。各々の第２構造物２２Ｄは、前記第１ハードマスクパターン２３Ａと、第２被エッチングパターン２２Ｂ’とを含む。一実施形態において、前記第１構造物２２Ｃ及び第２構造物２２Ｄは、エッチングマスクとして用いられる。他の実施形態において、前記第１被エッチングパターン２２Ｂ及び第２被エッチングパターン２２Ｂ’は、第１ハードマスクパターン２３Ａ及び第２ハードマスクパターン２９Ａの除去後にエッチングマスクとして使用可能である。
上記第２実施形態は、フォトレジストパターンを用いて、複数の第１ハードマスクパターン２３Ａをエッチングされた被エッチング層２２Ａ上に形成し、パターニングされる、エッチングされた被エッチング層２２Ａの間隔を画定する犠牲パターン２８Ａを、基板２１上に形成する。
次に、ギャップ２８Ｃのアスペクト比を減少させるために平坦化を行うことができる。
第２ハードマスクパターン２９Ａ（又は第１構造物２２Ｃ）及び第１ハードマスクパターン２３Ａ（又は第２構造物２２Ｄ）を、前記犠牲パターン２８Ａによって画定された間隔（ギャップ２２Ｅ）だけ、互いに離隔させて形成する。その後、第１ハードマスクパターン２３Ａ及び第２ハードマスクパターン２９Ａをエッチングマスクとしてエッチングされた被エッチング層２２Ａをエッチングし、微細パターンを形成する。
結果的に、本発明は、１回のフォトレジストパターンの形成工程だけで微細パターンを形成することにより、上述のＤＥＥＴにおける問題を解決する。
一方、図５のように、複数の犠牲膜２８間（又はギャップ２８Ｃ）の高いアスペクト比は、第２ハードマスク膜の形成時にボイド３１を生成させる。これは、第２ハードマスク膜のエッチングマージンを減少させる要因となる。
しかし、第２実施形態では、ギャップ２８Ｃのアスペクト比を減少させる工程を行うため、第２ハードマスク膜の形成時にボイドは生成されず、そのため、第２ハードマスク膜のエッチングマージンを十分に確保することができる。
本発明によれば、１回の露光工程による微細パターンの形成が可能なため、ＤＥＥＴにおける問題を克服することができる。したがって、本発明は、微細化するパターンに必要な大きさを満たすことができ、これは、半導体素子の安定性及び信頼性の向上につながる。
以上で説明した本発明は、上述した実施形態及び添付図面により限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であることが、本発明の属する技術分野における通常の知識を有する者にとって自明である。
１１ 基板
１２Ｂ 第１被エッチングパターン
１２Ｂ’ 第２被エッチングパターン
１３Ａ 第１ハードマスクパターン
１８Ａ 犠牲パターン
１９Ａ 第２ハードマスクパターン
１２Ｂ 第１被エッチングパターン
１２Ｂ’ 第２被エッチングパターン
１３Ａ 第１ハードマスクパターン
１８Ａ 犠牲パターン
１９Ａ 第２ハードマスクパターン
Claims (16)
- 被エッチング層が形成された基板上に、複数の第１ハードマスクパターンを形成するステップと、
前記第１ハードマスクパターン上に、複数の構造物と、複数のギャップを画定する犠牲膜とを均一に形成するステップと、
前記犠牲膜上に、前記ギャップを満たす第２ハードマスク膜を形成するステップと、
前記第２ハードマスク膜の上部をエッチングすることにより、前記犠牲膜を露出させるとともに、前記ギャップの内部に残留する第２ハードマスクパターンを形成するが、前記第１ハードマスクパターンと前記第２ハードマスクパターンとの間に前記犠牲膜が露出するようにするステップと、
前記第１ハードマスクパターンと前記第２ハードマスクパターンとの間に露出した前記犠牲膜を除去し、前記第１ハードマスクパターンと前記第２ハードマスクパターンとの間に前記被エッチング層を露出させるステップと、
前記第１ハードマスクパターン及び前記第２ハードマスクパターンをエッチングマスクとして露出した被エッチング層をエッチングし、第１被エッチングパターン及び第２被エッチングパターンを形成するステップと
を含むことを特徴とする半導体素子の製造方法。 - 前記第１ハードマスクパターンと前記第２ハードマスクパターンとが、実質的に同じ線幅を有することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第２ハードマスク膜の上部をエッチングするステップが、エッチバックによって行われることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記複数の第１ハードマスクパターンが、フォトレジストパターンを用いてパターニングされることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第１ハードマスクパターンを形成する際、前記被エッチング層の一部もともにエッチングして複数の浅いトレンチを有する被エッチング層を形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第１ハードマスクパターン及び第２ハードマスクパターンが、ポリシリコンで形成され、前記被エッチング層が、酸化物で形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記犠牲膜が、ＬＰＴＥＯＳ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）又はＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｔｉｏｎ）酸化物で形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
- 基板上に形成された被エッチング層上に、第１間隔を有する複数の第１ハードマスクパターンを形成するステップと、
前記第１ハードマスクパターン上に、複数の構造物と、複数のギャップを画定する犠牲膜とを均一に形成するステップと、
前記犠牲膜をエッチングし、前記第１ハードマスクパターンの表面が露出した犠牲パターンを形成するステップと、
前記犠牲パターンの上部に、前記ギャップを満たす第２ハードマスク膜を形成するステップと、
前記第２ハードマスク膜の上部を除去し、前記犠牲パターン間及びギャップの内部に第２ハードマスクパターンを形成するが、前記第１ハードマスクパターンと前記第２ハードマスクパターンとの間に前記犠牲パターンが露出するようにするステップと、
前記第１ハードマスクパターンと前記第２ハードマスクパターンとの間に露出した前記犠牲パターンを除去し、前記第１ハードマスクパターンと前記第２ハードマスクパターンとの間に前記被エッチング層を露出させるステップと、
前記第１ハードマスクパターン及び前記第２ハードマスクパターンをエッチングマスクとして前記被エッチング層をエッチングし、前記第１間隔よりも狭い第２間隔を有する複数の被エッチングパターンを形成するステップと
を含むことを特徴とする半導体素子の製造方法。 - 前記第１ハードマスクパターンと前記第２ハードマスクパターンとが、実質的に同じ線幅を有することを特徴とする請求項８に記載の半導体素子の製造方法。
- 前記２つの隣接する被エッチングパターンが、犠牲膜の幅に対応するギャップ（間隔）を画定することを特徴とする請求項８に記載の半導体素子の製造方法。
- 前記複数の第１ハードマスクパターンが、フォトレジストパターンを用いて形成されることを特徴とする請求項８に記載の半導体素子の製造方法。
- 前記第１ハードマスクパターンを形成する際、前記被エッチング層の一部もともにエッチングして複数の浅いトレンチを有する被エッチング層を形成することを特徴とする請求項８に記載の半導体素子の製造方法。
- 前記第１ハードマスクパターン及び第２ハードマスクパターンが、ポリシリコンで形成され、前記犠牲膜及び前記被エッチング層が、酸化物で形成されることを特徴とする請求項８に記載の半導体素子の製造方法。
- 前記被エッチング層上に第１ハードマスク膜を形成するステップと、
前記第１ハードマスク膜上に炭素系膜を形成するステップと、
前記炭素系膜上にシリコン酸窒化膜を形成するステップと、
前記シリコン酸窒化膜上にフォトレジストパターンを形成するステップと
を更に含むことを特徴とする請求項８に記載の半導体素子の製造方法。 - 前記フォトレジストパターンをマスクとして前記シリコン酸窒化膜をエッチングするステップと、
該エッチングされたシリコン酸窒化膜をマスクとして炭素系膜をエッチングするステップとを更に含み、
前記第１ハードマスクパターンが、前記エッチングされた炭素系膜をマスクとして第１ハードマスク膜をエッチングして形成されることを特徴とする請求項１４に記載の半導体素子の製造方法。 - 前記犠牲膜によって画定されたギャップの幅が、第１ハードマスクの幅と実質的に同じであることを特徴とする請求項８に記載の半導体素子の製造方法。
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