JP2009152613A - 半導体素子の形成方法 - Google Patents

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    • G03F7/70441—Optical proximity correction [OPC]

Abstract

【課題】ネガティブトーンSPT方法を適用するとき、スペーサ蒸着物質の間に形成されたギャップフィルポリ(gap fill poly)の最終プロファイルがラインで形成される基本原理を利用して、相互接続(interconnection)領域の具現が困難なパッドレイアウトを具現することができ、さらに、オーバレイマージンを増大させることができる半導体素子の形成方法を提供することに目的がある。
【解決手段】半導体素子の形成方法は、下部構造物が形成された半導体基板の上部に被食刻層を形成するステップと、被食刻層の上部に第1マスクパターンを形成するステップと、第1マスクパターンを含む被食刻層の上部にスペーサ物質層を均一の厚さに形成するステップと、スペーサ物質層の屈曲した領域上に第2マスクパターンを形成するステップと、第1マスクパターン及び第2マスクパターンを食刻マスクに利用して前記被食刻層を食刻し、微細パターンを形成するステップとを含む。
【選択図】図３(f)

Description

本発明は半導体素子の形成方法に関し、より詳しくは、ネガティブトーンSPT方法を適用するとき相互接続(interconnection)領域の具現が困難なパッドレイアウトを具現するにおいて、製造工程時のオーバレイマージンを増大させることができる半導体素子の形成方法に関する。
半導体素子の高集積化に伴い、半導体素子を構成する回路を具現するパターンの大きさ及び間隔(pitch)が徐々に減少している。レイリー(Rayleigh)方程式を検討してみれば、半導体素子内の微細パターンの大きさは露光工程に用いられる光の波長に比例し、レンズの大きさに反比例する。したがって、微細パターンの形成のため、今まで露光工程に用いられる光の波長を減少させるか、或いはレンズの大きさを大きくする方法が主に用いられてきた。
さらに、加工工程のうち写真工程の技術は、マスクの設計を精巧にすることにより、マスクを通って出る光の量を適宜調節し、新しい感光剤の開発、高口径(high numerical aperture)レンズを用いるスキャナ(scanner)の開発、変形したマスクの開発などの努力により半導体素子の製造装置が有している技術的な限界を克服している。
しかし、現在用いられる光源、例えばKrF、ArFなどを用いて行なう露光及び解像能力の限界により、所望のパターンの幅及び間隔を形成するのが困難な実情である。一例として、現在までは60nm程度のパターンの大きさを製造することができる露光技術が開発されているが、それ以下のパターンの大きさを製造するには困難が多い。
ここに、微細パターンの大きさ及び間隔を有する感光膜パターンを形成するための様々な研究が引き続がれている。そのうち一つの方法には、二度の写真工程を行なってパターンを形成するDPT(Double Patterning Technology)方法がある。
DPT方法には、パターン周期の二倍の周期を有するパターンを露光して食刻したあと、その間ごとに同様に二倍の周期を有する第二のパターンを露光して食刻するDE2T(Double Expose Etch Technology)方法と、スペーサを利用してパターンを形成するSPT(Spacer Patterning Technology)方法がある。DE2T方法及びSPT方法は、それぞれネガティブトーン(Negative Tone)とポジティブトーン(Positive Tone)の工程でそれぞれ形成することができる。
ネガティブトーンDE2T方法は、第一のマスク工程で形成されたパターンを第二のマスク工程で除去して所望のパターンを形成する方法であり、ポジティブトーンDE2T方法は、第一のマスク工程と第二のマスク工程で形成したパターンを合わせて所望のパターンを形成する方法である。しかし、第一のマスク工程と食刻工程後に第二のマスク工程と食刻工程を行なうことにより所望のパターンの集積度を得ることができるDE2T方法は、二度のマスク工程と食刻工程を行なうために必要な追加工程の数が増加して工程の複雑さを増加させるという欠点がある。さらに、通常オーバレイ(overlay)と呼ばれる互いに独立的な第一のマスク工程と第二のマスク工程を介して得たパターンに整合誤差が発生する可能性がある。
一方、SPT方法はセル領域のパターニングのためにマスク工程が一度だけ進められるので、誤整合(misalign)の欠点を防止することができる自己整合(self align)方法である。
しかし、コア及び周辺回路領域にあるパッドパターンを形成するため、マットエッジ(mat edge)領域のパターン部分を分離するための更なるマスク工程が必要であり、スペーサ形成地域の蒸着均一性(deposition uniformity)と、スペーサ形成食刻工程から始まったCDの制御が容易でないので、CD均一性(uniformity)が問題になる。
ライン/スペースからなる層が多いNANDフラッシュ工程はSPT方法を単独適用して開発するのが可能であるが、DRAMの煉瓦壁(brick wall)パターンとパターンが複雑な層の場合は、SPT方法でパターンを形成することができないので、DE2T工程を適用しなければならないという問題点がある。
本発明は、ネガティブトーンSPT方法を適用するとき、スペーサ蒸着物質の間に形成されたギャップフィルポリ(gap fill poly)の最終プロファイルがラインで形成される基本原理を利用して、相互接続(interconnection)領域の具現が困難なパッドレイアウトを具現することができる半導体素子の形成方法を提供することに目的がある。
さらに、本発明はスペーサ蒸着物質が露出するよう、ギャップフィルポリを除去するときに乾式エッチバックまたは湿式除去工程を適用することができるので、オーバレイマージンを増大させることができる半導体素子の形成方法を提供することに目的がある。
本発明に係る半導体素子の形成方法は、下部構造物が形成された半導体基板の上部に被食刻層を形成するステップと、前記被食刻層の上部に第1のマスクパターンを形成するステップと、前記第1のマスクパターンを含む前記被食刻層の上部にスペーサ物質層を均一の厚さに形成するステップと、前記スペーサ物質層の屈曲した領域上に第2のマスクパターンを形成するステップと、前記第1のマスクパターン及び前記第2のマスクパターンを食刻マスクに利用して前記被食刻層を食刻し、微細パターンを形成するステップとを含む。
また、前記第2のマスクパターンを形成するステップは、前記屈曲した領域上に第2のマスク物質層を形成するステップと、前記第1のマスクパターンが現われるまで、前記スペーサ物質層と前記第2のマスク物質層に対しエッチバック工程を行なうステップと、前記微細パターンの領域が画成されたマスクを介し第2のマスク物質層を選択的に食刻するステップとを含む。
また、前記微細パターンは、前記第1のマスクパターンに対応する複数の第1の単位パターンと、前記第2のマスクパターンに対応する複数の第2の単位パターンとを含み、前記第1の単位パターンと前記第2の単位パターンとが交互に形成されている。
また、前記微細パターンは、前記第1のマスクパターンに対応する複数の第1の単位パターン及び複数の第2の単位パターンのパッドパターンと、前記第2のマスクパターンに対応する前記複数の第2の単位パターンのラインパターンとを含み、前記複数の第2の単位パターンの前記パッドパターンと前記ラインパターンとは別途のマスクを利用した食刻工程を介し連結される。
本発明に係る半導体素子の形成方法は、半導体基板の上部に被食刻層、第1のハードマスク物質層、第1の分割パターン物質層及び第2のハードマスク物質層を順次形成するステップと、前記第2のハードマスク物質層を選択食刻して第2のハードマスクパターンを形成するステップと、前記第2のハードマスクパターンを食刻マスクに利用して前記第1の分割パターン物質層を食刻し、第1の分割パターンを形成するステップと、前記第1の分割パターンを含む前記第1のハードマスク物質層の上部にスペーサ物質層及び第2の分割パターン物質層を形成するステップと、前記第1の分割パターンが現われるまで、前記スペーサ物質層及び前記第2の分割パターン物質層を部分食刻して前記スペーサ物質層を露出させ、複数の前記第1の分割パターンの間に第2の分割パターンを形成するステップと、前記第1の分割パターン及び前記第2の分割パターンを食刻マスクに利用して前記スペーサ物質層及び前記第1のハードマスク物質層を食刻し、第1のハードマスクパターンを形成するステップと、前記第1のハードマスクパターンを食刻マスクに利用して前記被食刻層を食刻し、微細パターンを形成するステップとを含む。
また、前記第2のハードマスクパターンを形成するステップは、前記第2のハードマスクパターン物質層の上部に感光膜を塗布し、露光及び現像工程を介し所望のピッチの2倍のピッチを有する感光膜パターンを形成するステップと、前記感光膜パターンを食刻マスクに利用して前記第2のハードマスク物質層を食刻するステップとを含む。
また、前記第2のハードマスクパターン物質層の上部にシリコン窒酸化膜を形成するステップをさらに含む。
また、前記シリコン窒酸化膜の上部に下部反射防止膜を形成するステップをさらに含む。
また、前記第2のハードマスク物質層は非晶質炭素で形成する。
また、前記第1のハードマスク物質と前記スペーサ物質とは同一の物質で形成する。
また、前記第1の分割パターンを形成するステップは、前記第1の分割パターンの高さと前記スペーサ物質層の厚さとを合わせるため、前記第1のハードマスク物質層を前記スペーサ物質層の厚さほど部分食刻するステップをさらに含む。
また、前記第1のハードマスク物質層及び前記スペーサ物質層は、TEOSで形成する。
また、前記第1の分割パターンと前記第2の分割パターンとは同一の物質で形成する。
また、前記第1の分割パターン物質層及び前記第2の分割パターン物質層はポリシリコンで形成する。
また、前記第2の分割パターン物質層が均一の厚さに形成された場合、前記第2の分割パターンを形成するステップは、前記第2の分割パターン物質層を一定の厚さに部分食刻するステップをさらに含む。
また、前記スペーサ物質層及び前記第2の分割パターン物質層は、乾式エッチバック、湿式除去またはCMP工程を介し部分食刻される。
また、前記第2の分割パターン物質層が平坦な面を有するように蒸着された場合、前記第2の分割パターンを形成するステップは、前記第1の分割パターンを含む前記第1のハードマスク層の上部に感光膜を塗布し、露光及び現像工程を介し前記第1の分割パターン及び前記第2の分割パターンが形成される領域を覆う感光膜パターンを形成するステップと、前記感光膜パターンを食刻マスクに利用して前記第2の分割パターン物質層を食刻するステップとをさらに含む。
本発明に係る半導体素子の形成方法は、下部構造物が形成された半導体基板の上部に被食刻層を形成するステップと、前記被食刻層の上部に第1のマスク物質層を形成し、前記第1のマスク物質層を選択食刻してパッドパターン及びラインパターンを含む第1のマスクパターンを形成するステップと、複数の前記第1のマスクパターンの間に形成されたラインパターンを含む第2のマスクパターンを形成するステップと、前記第1のマスクパターンのパッドパターン及び前記第2のマスクパターンを互いに連結する第3のマスクパターンを形成するステップと、前記第1のマスクパターン、前記第2のマスクパターン及び前記第3のマスクパターンを食刻マスクに利用して前記被食刻層を食刻し、微細パターンを形成するステップとを含む。
また、前記第2のマスクパターンを形成するステップは、前記第1のマスクパターンを含む前記被食刻層の上部にスペーサ物質層を形成するステップと、前記スペーサ物質層の上部に第2のマスク物質層を形成するステップと、前記第2のマスク物質層に対し部分食刻するステップとを含む。
また、前記第2のマスクパターンを形成するステップで、前記第1のマスクパターンのパッドパターンを⊃状に形成して前記第2のマスクパターンが├状に形成される。
本発明は、ネガティブトーンSPT方法を適用するとき、スペーサ蒸着物質の間に形成されたギャップフィルポリの最終プロファイルがラインで形成される基本原理を利用して、相互接続領域の具現が困難なパッドレイアウトを具現することができるという効果が得られる。
また、本発明は、スペーサ蒸着物質が露出するようにギャップフィルポリを除去するときに乾式エッチバックまたは湿式除去工程を適用することができるので、オーバレイマージンを増大させることができるという利点がある。
以下、図を参照しながら本発明に対し詳しく説明する。
図1(a)〜図1(g)は、ネガティブトーンSPT(negative tone Spacer Patterning Technology)方法を示した断面図である。ここでは、フラッシュメモリ(flash memory)の制御ゲート(control gate)を形成する場合を例に挙げて説明する。
図1(a)に示されているように、半導体基板に活性領域を画成する素子分離膜を形成したあと、ONO誘電膜/ゲートポリ/タングステンシリサイド(WSi)などが蒸着されて具現された下部構造の上部にキャッピング(capping)第1シリコン窒酸化膜(SiON)110を形成する。
第1シリコン窒酸化膜110の上部に、ハードマスクとして第1 TEOS 112及び第1ポリ114を蒸着する。ここで、第1ポリ114で形成するハードマスクの高さは、SPT工程の核心中の一つである分割パターン(partition)として用いられるスペーサの高さを決定する。
しかし、感光膜パターンでは第1ポリ114を食刻することができないので、第1ポリ114を食刻するためのハードマスクとして第1非晶質炭素116及び第2シリコン窒酸化膜118を第1ポリ114の上部に形成する。次いで、第2シリコン窒酸化膜118の上部に下部反射防止膜(Bottom Anti-Reflected Coating(BARC) layer)119を形成する。
BARC 119の上部に感光膜を塗布し、所望のピッチの2倍のピッチを有するパターンが画成されたマスクを利用して、感光膜に対し露光及び現像工程を介し感光膜パターン120を形成する。例えば、食刻バイアス(etch bias)を考慮しない場合、ラインが40nm CD(Critical Dimension)で形成されれば、スペースは120nmのCDで形成する。即ち、ライン/スペースの割合が1:3になるようにする。
図1(b)に示されているように、感光膜パターン120を食刻マスクに利用して、BARC 119、第2シリコン窒酸化膜118、第1非晶質炭素116及び第1ポリ114を順次食刻して第1ポリパターン114aを形成し、感光膜パターン120、BARC 119、第2シリコン窒酸化膜118及び第1非晶質炭素116は除去する。このとき、ハードマスクである第1 TEOS 112の上部を第1ポリパターン114aの高さほど部分食刻する。このように食刻する理由は、第1ポリパターン114aの高さと、第1 TEOS 112の上部にTEOS(Tetraethyl Orthosilicate)に形成されるスペーサの厚さとを同一に合わせるためである。第1ポリパターン114aの高さとスペーサの厚さとを同一にしない場合、スペーサを食刻する以後の過程で食刻マスクを構成する物質の差により食刻選択比が変化し、食刻プロファイル(profile)が変化することもある。
図1(c)に示されているように、第1ポリパターン114aを含むハードマスクである第1 TEOS 112の上部にスペーサ物質に用いる第2 TEOS 122を蒸着する。さらに、第2 TEOS 122の蒸着時に第1ポリパターン114aと下部ハードマスクである第1 TEOS 112の蒸着温度より低い温度に蒸着しなければ、後で温度の影響(thermal stress)によるフィルムリフティング(film lifting)現象などを防止することができない。さらに、スペーサとして用いられる蒸着物質が線幅に大きな影響を及ぼすので、ステップカバレッジ(step coverage)の優れた第2 TEOS 122を用いるのが最善ではあるが、ALD(Atomic Layer Deposition)方法に用いることができる物質を用いることもできる。
図1(d)及び図1(e)に示されているように、第2 TEOS 122の上部にギャップフィルハードマスク第2ポリ124を形成し、第2ポリ124に対しエッチバック工程を行なう。このとき、第2ポリ124は微細な第1ポリパターン114aが形成された領域に係わりなく均一の平坦面を有することができるように十分蒸着されなければ、スペーサ物質である第2 TEOS 122が露出するように一定の深さを食刻するとき、図1(e)に示したような第2ポリパターン124aを形成することができない。
図1(f)に示されているように、第2 TEOS 122を部分食刻して第1ポリパターン114aを露出させ、スペーサ物質である第2 TEOS 122の間に形成されたギャップフィルハードマスク第2ポリパターン124aが第1ポリパターン114aとともにラインパターンを形成するようにする。ここで、第 2 TEOS 122を食刻する方法として、乾式エッチバック(dry etch back)及び湿式除去(wet strip)方法を適用する。
図1(g)に示されているように、第1ポリパターン114a及び第2ポリパターン124aを食刻マスクに利用して、第1 TEOS 112及びスペーサである第2 TEOS 122を食刻してそれぞれ第1 TEOSパターン112a及び第2 TEOSパターン122aを形成する。
その後、第1 TEOSパターン112a及び第2 TEOSパターン122aを食刻マスクに利用して、第1シリコン窒酸化膜110を食刻して既存の露光装備では形成することができない小さなピッチを有する微細パターンを形成する。図2は、フラッシュメモリ(flash memory)のセル領域を説明するための平面図である。具体的に検討してみれば、セル領域に含まれた複数の制御ゲート(control gate)はライン形のパターンに形成され、ソース選択ライン(source selection line)或いはドレイン選択ライン(drain selection line)との連結のための相互接続領域は、複数の制御ゲートの両端に位置するパッド形に形成される。
図3(a)〜図3(g)は、本発明に係るネガティブトーンSPT方法を介し微細な回路パターンを形成する製造方法を示した平面図及び断面図である。特に、図2に示されたフラッシュメモリの制御ゲートの相互接続領域を形成する場合を例に挙げて説明する。
図3(a)に示されているように、半導体基板に活性領域を画成する素子分離膜を形成したあと、ONO誘電膜/ゲートポリ/タングステンシリサイド(WSi)などが蒸着され具現された下部構造の上部にキャッピング第1シリコン窒酸化膜(SiON)310を形成する。
第1シリコン窒酸化膜310の上部にハードマスクとして第1 TEOS 312及び第1ポリ314を蒸着する。
また、第1ポリ314を食刻するためのハードマスクとして第1非晶質炭素316 及び第2シリコン窒酸化膜318を第1ポリ314の上部に形成する。
第2シリコン窒酸化膜318の上部に感光膜を塗布し、所望のピッチの2倍のピッチを有するパターンが画成されたマスクを利用して、感光膜に対して露光及び現像工程を介し感光膜パターン320を形成する。このとき、感光膜パターン320が露光及び現像工程時に損なわれることを防止するため、第2シリコン窒酸化膜318と感光膜パターン320との間に下部反射防止膜(Bottom Anti-Reflected Coating、BARC)を形成することもできる。
平面図に示されているように、食刻バイアスを考慮しない場合、露光及び現像工程を介し形成される感光膜パターン320は1:3のライン対スペースの割合を有する。例えば、ラインが40nm CDで形成されれば、スペースは 120nmのCDで形成する。
図3(b)に示されているように、感光膜パターン320を食刻マスクに利用して、第2シリコン窒酸化膜318、第1非晶質炭素316及び第1ポリ314を順次食刻して第1ポリパターン314aを形成し、残留する感光膜パターン320、第2シリコン窒酸化膜318及び第1非晶質炭素316を除去する。このとき、第1ポリパターン314aの高さと、TEOSで形成するスペーサの厚さとを同一に合わせるため、ハードマスクである第1 TEOS 312をスペーサの厚さほど部分食刻する。
図3(c)に示されているように、第1ポリパターン314aを含む第1 TEOS 312の上部にスペーサ物質に用いられる第2 TEOS 322を蒸着し、第2 TEOS 322の上部にギャップフィルハードマスク第2ポリ324を形成する。即ち、第1ポリパターン314a上に形成された第2 TEOS 322は第1ポリパターン314aの高さほどの屈曲を有しており、第2 TEOS 322の屈曲した低い領域に第2ポリ324を埋め込む。以後、第2ポリ324に対しエッチバック工程を行ない、図3(d)に示されているように第1ポリパターン314aの上部を露出する。
図3(c)及び図3(d)に示されているように、第2ポリ324に対しエッチバック方法またはCMP(Chemical Mechanical Polishing)方法で第2 TEOS 322を部分食刻して第1ポリパターン314aを露出させ、第2 TEOSパターン322aを形成する。
図3(e)に示されているように、第1ポリパターン314a及び第2 TEOSパターン322aを含む第2ポリパターン324aの上部に感光膜を塗布し、露光及び現像工程を介し第1ポリパターン314a及び第2ポリパターン324aを形成するための領域を画成した第2感光膜パターン326を形成する。このとき、第2ポリパターン324aのパッド形態を正確に形成するため、第2感光膜パターン326を形成するためのマスク工程は厳しく進められなければならない。具体的に説明すれば、第2感光膜パターン326の形態は2つのパッドパターンを一対に境界が決定されるが、横方向(I-I')には2つのラインパターンの幅とラインパターン間の間隔ほどの差を有し、縦方向には2つのラインパターンと連結された2つのパッドパターン単位で決定される。図3(f)に示されているように、第2感光膜パターン326を食刻マスクに利用して、露出した第2ポリパターン324aと第2 TEOSパターン322aの露出した部分を食刻して第2ポリパターン324aを形成し、第2感光膜パターン326を除去する。
以後、図3(f)に示されているように、第1ポリパターン314a及び第2ポリパターン324aを食刻マスクに利用して、露出した第2 TEOSパターン322a及び第1 TEOS 312を食刻して第1シリコン窒酸化膜310上に第1 TEOSパターン312aを形成する。
その後、第1 TEOSパターン312aを食刻マスクに利用して第1シリコン窒酸化膜310を食刻し、既存の露光装備では形成することができない小さなピッチを有する図2に示された微細パターンを形成する。
図2に示された微細パターンは複数の単位パターンで構成されており、それぞれの単位パターンはコントロールゲートに対応するラインパターンと相互接続領域に対応するパッドパターンを含んでいる。図3(a)〜図3(f)を介し形成された微細パターンは、複数の単位パターン中の一部である第1単位パターンは第1ポリパターン314aに対応して形成され、他の第2単位パターンは第2ポリパターン324aに対応して形成され、特に第1単位パターンと前記第2単位パターンがそれぞれ交互に形成される。
前述した本発明の一実施形態において、スペーサとして形成した第2 TEOSパターン322aを食刻マスクに利用することにより、露光工程を介し感光膜をパターニングするときに具現することができなかった微細回路の製造が可能になった。しかし、図3(e)において、パッド形態を製造するために第2感光膜パターン326を用いた食刻工程時に動作マージンが小さいという欠点がある。それぞれのパッド間のピッチが非常に狭いが、露光工程を介し形成された第2感光膜パターン326を用いるので、整合誤差(misalign)が非常に発生し易い。もし、整合誤差が発生する場合、露出した第2ポリパターン224aが正確に食刻されないことにより、各微細回路パターン内のパッドパターンが互いに分離されず連結され、素子の不良が発生するか、好ましい大きさのパッドの形成が困難である。
図4(a)〜図4(f)は、本発明の他の実施形態に係るネガティブトーンSPT方法で微細回路パターンを形成する製造方法を示した平面図である。
図4(a)に示されているように、図3(a)と異なる形態の第1、第2形状パターン420a、420bが第2シリコン窒酸化膜418上に形成されている。
図4(a)〜図4(f)に示されているように、第2シリコン窒酸化膜418の下部には半導体基板に活性領域を画成する素子分離膜を形成したあと、ONO誘電膜/ゲートポリ/タングステンシリサイド(WSi)などが蒸着されて具現された下部構造の上部にキャッピング第1シリコン窒酸化膜(SiON)410、第1シリコン窒酸化膜410の上部にハードマスクとして第1 TEOS 412及び第1ポリ414、第1ポリ414を食刻するためのハードマスクとして第1非晶質炭素(図示省略)が形成されている。このとき、第2シリコン窒酸化膜418と第1、第2形状パターン420a、420bとの間に下部反射防止膜を形成することができる。
図4(a)に示されているように、第2シリコン窒酸化膜418上に感光膜を塗布し、所望のピッチの2倍のピッチを有する制御ゲートパターン及び制御ゲートパターン等の間に配置された複数のパッドパターンが画成されたマスクを利用して、感光膜に対し露光及び現像工程を行なう。これを介して制御ゲートが形成されるラインパターンと、相互接続領域が形成されるパッドパターンとを含む第1形状パターン420aと、ラインパターンなくパッドパターンの一部だけを含む第2形状パターン420bとを含む第1感光膜パターン421が形成される。ここで、第1感光膜パターン420のライン/スペースの割合は1:3である。例えば、食刻バイアスを考慮しない場合、ラインが40nm CDで形成されれば、スペースは 120nmのCDで形成する。
図4(b)に示されているように、第1感光膜パターン421を食刻マスクに利用して、BARC、第2シリコン窒酸化膜418、非晶質炭素及び第1ポリ414を順次食刻して第1形状パターン形のゲートパターン414a及び第2形状パターン形のパッドパターン414bを含む第1ポリパターン415を形成し、第1感光膜パターン420、BARC、第2シリコン窒酸化膜418及び非晶質炭素は除去する。このとき、本発明の実施形態では、第1ポリパターン415の高さとTEOSで形成するスペーサの厚さとを同一に合わせるため、ハードマスクである第1 TEOS 412の上部をスペーサの厚さほど部分食刻する。
図4(c)に示されているように、第1ポリパターン415を含むハードマスクである第1 TEOS 412の上部にスペーサ物質に用いる第2 TEOS(図示省略)を蒸着し、第2 TEOSの上部にギャップフィルハードマスクである第2ポリを形成する。このとき、平坦面を有することができるように第2ポリを十分蒸着する図1(d)に示した方法とは異なり、第2 TEOSの上部に第2ポリを均一の厚さに蒸着して第1ポリパターン415が形成された領域には、その外の領域より高く形成されるようにする。
以後、第2 TEOS及び第2ポリに対し乾式エッチバックまたは湿式除去工程を行なえば、広い領域に低い高さで形成された第2ポリは除去されるが、第1ポリパターン415の間にライン形態の第2ポリパターン424aは残ることになる。その後、図4(d)に示されているように、露出した第2 TEOSを食刻して第1 TEOS 412上に第1ポリパターン415及び第2ポリパターン424aだけが残るようにする。
図4(e)に示されているように、第1ポリパターン415のパッドパターン414bとラインパターンの形状を有する第2ポリパターン424aとを互いに連結する領域に第2感光膜パターン428を形成する。通常、ラインとパッド部分を接触させるため第二のマスク工程で連結し、既存の装備で現像限界に伴うデザインルールの装置のためにSPT工程を利用するので、相対的にパターンの重畳度(overlay)が10nm以下に小さく制御されなければならない。
図4(f)に示されているように、第1ポリパターン415、第2ポリパターン424a 及び第2感光膜パターン428を食刻マスクに利用してスペーサである第1 TEOS 412を食刻したあと、食刻マスクに用いられた第1ポリパターン415、第2ポリパターン424a、第2感光膜パターン428及び第2 TEOSパターン422aを除去して第1 TEOSパターン412aを形成する。
その後、第1 TEOSパターン412aを食刻マスクに利用して、第1シリコン窒酸化膜410を食刻して既存の露光装備では形成することができない小さなピッチを有する微細パターンを形成する。微細パターンは、コントロールゲートに対応するラインパターンと、相互接続領域に対応するパッドパターンとを含む複数の単位パターンで含み、図4(a)〜図4(f)に示されているように、第1ポリパターン415に対応する複数の第1単位パターン及び複数の第2単位パターンのパッドパターンと、第2ポリパターン424aに対応する前記複数の第2単位パターンのラインパターンとを含む。また、第2単位パターンのパッドパターンとラインパターンとは別途の第2感光膜パターン428を利用した食刻工程を介し連結される。
前記のような図4(a)〜図4(f)に示された本発明の実施形態は、スペーサ物質である第2 TEOSパターン422aの間に形成された第2ポリパターン424aが食刻工程を介しライン形に形成される基本的な原理を利用して、ライン形の第2ポリパターン424aと制御ゲートのパッドパターン414bとを互いに第2感光膜パターン428で連結して第1シリコン窒酸化膜410を食刻するための食刻マスクに用いる。
したがって、それぞれが制御ゲートパターンと相互接続領域とで構成された複数の微細回路パターンを製造する、図3(a)〜図3(f)に示された本発明の一実施形態に比べ、図4(a)〜図4(f)に示された本発明の他の実施形態は、2つの微細回路パターンの間に位置する微細回路パターンは相互接続領域だけを、露光工程を介しパターニングされた感光膜パターンを用いることにより更に形成するので、製造工程上オーバレイマージンを増大させることができる。即ち、図3(e)に示された複数の微細回路パターンのパッド領域の境界を正確に画成しなければならない第2感光膜パターン326を用いる食刻工程より、図4(e)に示された第2感光膜パターン428を用いる食刻工程がさらに大きい動作マージンの確保が容易である。
具体的に、微細回路パターン内のラインパターンとして形成された第2ポリパターン424aに連結されるパッドパターン414bを⊃状に形成して、第二のマスク工程でのパッド形成工程の際にオーバレイマージンを増大させる。特に、⊃状のパッドパターン414bの下に┌ 状のパターンを貼り付けて第1ポリパターン415内のパッドパターン414bと第2 TEOSパターン422aに連結されるようにすることにより、後続するエッチバックまたは湿式除去工程時に第2ポリが食刻された├状の第2ポリパターン424aからなるラインパターンを形成することができるようになる。
したがって、本発明はネガティブトーンSPT方法を適用するとき、スペーサ蒸着物質の間に形成されたギャップフィルポリの最終プロファイルがラインで形成される基本原理を利用して、相互接続領域の具現が困難なパッドレイアウトを具現することができる技術を開示する。
さらに、本発明はスペーサ蒸着物質が露出するようにギャップフィルポリを除去するとき、乾式エッチバックまたは湿式除去工程を適用することができるので、オーバレイマージンを増大させることができる技術を開示する。特に、本発明はネガティブトーンSPT方法を適用するとき、スペーサ蒸着物質の間に形成されたギャップフィルポリの最終プロファイルがラインで形成される基本原理を利用して、相互接続領域の具現が困難なパッドレイアウトを具現することができる。
さらに、本発明はスペーサ蒸着物質が露出するようにギャップフィルポリを除去するとき、乾式エッチバックまたは湿式除去工程を適用することができるので、オーバレイマージンを増大させることができる。
以上、本発明の好ましい実施形態について説明したが、本発明は前記実施形態に限定されず、本発明の属する技術範囲を逸脱しない範囲での全ての変更が含まれる。
ネガティブトーンSPT方法を示した断面図である。 ネガティブトーンSPT方法を示した断面図である。 ネガティブトーンSPT方法を示した断面図である。 ネガティブトーンSPT方法を示した断面図である。 ネガティブトーンSPT方法を示した断面図である。 ネガティブトーンSPT方法を示した断面図である。 ネガティブトーンSPT方法を示した断面図である。 フラッシュメモリのセル領域を説明するための平面図である。 本発明に係るネガティブトーンSPT方法を介し微細な回路パターンを形成する製造方法を示した平面図及び断面図である。 本発明に係るネガティブトーンSPT方法を介し微細な回路パターンを形成する製造方法を示した平面図及び断面図である。 本発明に係るネガティブトーンSPT方法を介し微細な回路パターンを形成する製造方法を示した平面図及び断面図である。 本発明に係るネガティブトーンSPT方法を介し微細な回路パターンを形成する製造方法を示した平面図及び断面図である。 本発明に係るネガティブトーンSPT方法を介し微細な回路パターンを形成する製造方法を示した平面図及び断面図である。 本発明に係るネガティブトーンSPT方法を介し微細な回路パターンを形成する製造方法を示した平面図及び断面図である。 本発明の他の実施形態に係るネガティブトーンSPT方法を介し微細な回路パターンを形成する製造方法を示した平面図である。 本発明の他の実施形態に係るネガティブトーンSPT方法を介し微細な回路パターンを形成する製造方法を示した平面図である。 本発明の他の実施形態に係るネガティブトーンSPT方法を介し微細な回路パターンを形成する製造方法を示した平面図である。 本発明の他の実施形態に係るネガティブトーンSPT方法を介し微細な回路パターンを形成する製造方法を示した平面図である。 本発明の他の実施形態に係るネガティブトーンSPT方法を介し微細な回路パターンを形成する製造方法を示した平面図である。 本発明の他の実施形態に係るネガティブトーンSPT方法を介し微細な回路パターンを形成する製造方法を示した平面図である。
符号の説明
110、310、410 第1シリコン窒酸化膜
112、312、412 第1 TEOS
112a、312a、412a 第1 TEOSパターン
114、314、414 第1ポリ
114a、314a、415 第1ポリパターン
116、316 第1非晶質炭素
118、318、418 第2シリコン窒酸化膜
119 下部反射防止膜
120、320 感光膜パターン
122、322 第2 TEOS
122a、322a、422a 第2 TEOSパターン
124、324 第2ポリ
124a、224a、324a、424a 第2ポリパターン
326、428 第2感光膜パターン
414a ゲートパターン
414b パッドパターン
420、421 第1感光膜パターン
420a 第1形状パターン
420b 第2形状パターン

Claims (20)

  1. 下部構造物が形成された半導体基板の上部に被食刻層を形成するステップと、
    前記被食刻層の上部に第1のマスクパターンを形成するステップと、
    前記第1のマスクパターンを含む前記被食刻層の上部にスペーサ物質層を均一の厚さに形成するステップと、
    前記スペーサ物質層の屈曲した領域上に第2のマスクパターンを形成するステップと、
    前記第1のマスクパターン及び前記第2のマスクパターンを食刻マスクに利用して前記被食刻層を食刻し、微細パターンを形成するステップと
    を含むことを特徴とする半導体素子の形成方法。
  2. 前記第2のマスクパターンを形成するステップは、
    前記屈曲した領域上に第2のマスク物質層を形成するステップと、
    前記第1のマスクパターンが現われるまで、前記スペーサ物質層と前記第2のマスク物質層に対しエッチバック工程を行なうステップと、
    前記微細パターンの領域が画成されたマスクを介し第2のマスク物質層を選択的に食刻するステップと
    を含むことを特徴とする請求項1に記載の半導体素子の形成方法。
  3. 前記微細パターンは、前記第1のマスクパターンに対応する複数の第1の単位パターンと、前記第2のマスクパターンに対応する複数の第2の単位パターンとを含み、前記第1の単位パターンと前記第2の単位パターンとが交互に形成されていることを特徴とする請求項1に記載の半導体素子の形成方法。
  4. 前記微細パターンは、前記第1のマスクパターンに対応する複数の第1の単位パターン及び複数の第2の単位パターンのパッドパターンと、前記第2のマスクパターンに対応する前記複数の第2の単位パターンのラインパターンとを含み、前記複数の第2の単位パターンの前記パッドパターンと前記ラインパターンとは別途のマスクを利用した食刻工程を介し連結されることを特徴とする請求項2に記載の半導体素子の形成方法。
  5. 半導体基板の上部に被食刻層、第1のハードマスク物質層、第1の分割パターン物質層及び第2のハードマスク物質層を順次形成するステップと、
    前記第2のハードマスク物質層を選択食刻して第2のハードマスクパターンを形成するステップと、
    前記第2のハードマスクパターンを食刻マスクに利用して前記第1の分割パターン物質層を食刻し、第1の分割パターンを形成するステップと、
    前記第1の分割パターンを含む前記第1のハードマスク物質層の上部にスペーサ物質層及び第2の分割パターン物質層を形成するステップと、
    前記第1の分割パターンが現われるまで、前記スペーサ物質層及び前記第2の分割パターン物質層を部分食刻して前記スペーサ物質層を露出させ、複数の前記第1の分割パターンの間に第2の分割パターンを形成するステップと、
    前記第1の分割パターン及び前記第2の分割パターンを食刻マスクに利用して前記スペーサ物質層及び前記第1のハードマスク物質層を食刻し、第1のハードマスクパターンを形成するステップと、
    前記第1のハードマスクパターンを食刻マスクに利用して前記被食刻層を食刻し、微細パターンを形成するステップと
    を含むことを特徴とする半導体素子の形成方法。
  6. 前記第2のハードマスクパターンを形成するステップは、
    前記第2のハードマスクパターン物質層の上部に感光膜を塗布し、露光及び現像工程を介し所望のピッチの2倍のピッチを有する感光膜パターンを形成するステップと、
    前記感光膜パターンを食刻マスクに利用して前記第2のハードマスク物質層を食刻するステップと
    を含むことを特徴とする請求項5に記載の半導体素子の形成方法。
  7. 前記第2のハードマスクパターン物質層の上部にシリコン窒酸化膜を形成するステップをさらに含むことを特徴とする請求項6に記載の半導体素子の形成方法。
  8. 前記シリコン窒酸化膜の上部に下部反射防止膜を形成するステップをさらに含むことを特徴とする請求項7に記載の半導体素子の形成方法。
  9. 前記第2のハードマスク物質層は、非晶質炭素で形成することを特徴とする請求項5に記載の半導体素子の形成方法。
  10. 前記第1のハードマスク物質と前記スペーサ物質とは、同一の物質で形成することを特徴とする請求項5に記載の半導体素子の形成方法。
  11. 前記第1の分割パターンを形成するステップは、前記第1の分割パターンの高さと前記スペーサ物質層の厚さとを合わせるため、前記第1のハードマスク物質層を前記スペーサ物質層の厚さほど部分食刻するステップをさらに含むことを特徴とする請求項10に記載の半導体素子の形成方法。
  12. 前記第1のハードマスク物質層及び前記スペーサ物質層は、TEOSで形成することを特徴とする請求項10に記載の半導体素子の形成方法。
  13. 前記第1の分割パターンと前記第2の分割パターンとは、同一の物質で形成することを特徴とする請求項5に記載の半導体素子の形成方法。
  14. 前記第1の分割パターン物質層及び前記第2の分割パターン物質層は、ポリシリコンで形成することを特徴とする請求項13に記載の半導体素子の形成方法。
  15. 前記第2の分割パターン物質層が均一の厚さに形成された場合、前記第2の分割パターンを形成するステップは、前記第2の分割パターン物質層を一定の厚さに部分食刻するステップをさらに含むことを特徴とする請求項5に記載の半導体素子の形成方法。
  16. 前記スペーサ物質層及び前記第2の分割パターン物質層は、乾式エッチバック、湿式除去またはCMP工程を介し部分食刻されることを特徴とする請求項15に記載の半導体素子の形成方法。
  17. 前記第2の分割パターン物質層が平坦な面を有するように蒸着された場合、前記第2の分割パターンを形成するステップは、
    前記第1の分割パターンを含む前記第1のハードマスク層の上部に感光膜を塗布し、露光及び現像工程を介し前記第1の分割パターン及び前記第2の分割パターンが形成される領域を覆う感光膜パターンを形成するステップと、
    前記感光膜パターンを食刻マスクに利用して前記第2の分割パターン物質層を食刻するステップと
    をさらに含むことを特徴とする請求項5に記載の半導体素子の形成方法。
  18. 下部構造物が形成された半導体基板の上部に被食刻層を形成するステップと、
    前記被食刻層の上部に第1のマスク物質層を形成し、前記第1のマスク物質層を選択食刻してパッドパターン及びラインパターンを含む第1のマスクパターンを形成するステップと、
    複数の前記第1のマスクパターンの間に形成されたラインパターンを含む第2のマスクパターンを形成するステップと、
    前記第1のマスクパターンのパッドパターン及び前記第2のマスクパターンを互いに連結する第3のマスクパターンを形成するステップと、
    前記第1のマスクパターン、前記第2のマスクパターン及び前記第3のマスクパターンを食刻マスクに利用して前記被食刻層を食刻し、微細パターンを形成するステップと
    を含むことを特徴とする半導体素子の形成方法。
  19. 前記第2のマスクパターンを形成するステップは、
    前記第1のマスクパターンを含む前記被食刻層の上部にスペーサ物質層を形成するステップと、
    前記スペーサ物質層の上部に第2のマスク物質層を形成するステップと、
    前記第2のマスク物質層に対し部分食刻するステップと
    を含むことを特徴とする請求項18に記載の半導体素子の形成方法。
  20. 前記第2のマスクパターンを形成するステップで、前記第1のマスクパターンのパッドパターンを⊃状に形成して前記第2のマスクパターンが├状に形成されることを特徴とする請求項18に記載の半導体素子の形成方法。
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