KR20090067016A

KR20090067016A - 반도체 소자의 형성 방법

Info

Publication number: KR20090067016A
Application number: KR1020080049896A
Authority: KR
Inventors: 이기령; 복철규; 반근도; 허중군
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-12-20
Filing date: 2008-05-28
Publication date: 2009-06-24
Also published as: CN101465282B; CN101465282A; TWI483288B; KR101024712B1; TW200939301A; JP2012216846A; JP2009152613A

Abstract

본 발명의 일 실시예에 따른 반도체 소자의 형성방법은 하부 구조물이 형성된 반도체 기판 상부에 피식각층을 형성하는 단계, 피식각층 상부에 제 1 마스크 패턴을 형성하는 단계, 제 1 마스크 패턴을 포함하는 피식각층 상부에 스페이서 물질층을 균일한 두께로 형성하는 단계, 스페이스 물질층의 굴곡진 영역 상에 제 2 마스크 패턴을 형성하는 단계, 및 제 1 마스크 패턴 및 제 2 마스크 패턴을 식각 마스크로 이용하여 상기 피식각층을 식각하여 미세패턴을 형성하는 단계를 포함한다.

SPT, 갭 필 폴리, 패드, 플래시 메모리, 오버레이 마진

Description

반도체 소자의 형성 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자 형성 방법에 관한 것으로, 더욱 상세하게는 네거티브 톤 SPT 방법을 적용할 때 상호 접속(interconnection) 영역의 구현이 힘든 패드 레이아웃을 구현하는 데 있어 제조 공정 시 오버레이 마진을 증대시킬 수 있는 반도체 소자 형성 방법에 관한 것이다.

반도체 소자가 고집적화됨에 따라 반도체 소자를 구성하는 회로를 구현하는 패턴의 크기 및 간격(pitch)이 점점 감소하고 있다. 레일레이(Rayleigh) 방정식을 살펴보면, 반도체 소자 내 미세 패턴의 크기는 노광 공정에 사용되는 빛의 파장에 비례하고 렌즈의 크기에 반비례한다. 따라서, 미세 패턴 형성을 위해, 지금까지 노광 공정에 사용되는 빛의 파장을 줄이거나 렌즈의 크기를 크게 하는 방법을 주로 사용되어 왔다.

또한, 가공 공정 중 사진 공정 기술은 마스크 설계를 정교하게 해줌으로써 마스크를 통해 나오는 빛의 양을 적절히 조절하고, 새로운 감광제의 개발, 고구경(high numerical aperture) 렌즈를 사용하는 스캐너(scanner)의 개발, 변형된 마스크를 개발하는 등의 노력에 의해 반도체 소자 제조 장치가 갖고 있는 기술적인 한계를 극복하고 있다.

하지만, 현재 사용되는 광원, 예를 들어 KrF, ArF 등을 사용하여 진행하는 노광 및 해상 능력의 한계로 인하여 원하는 패턴의 폭 및 간격을 형성하기 어려운 실정이다. 일례로, 현재까지는 60nm 정도의 패턴 크기를 제조할 수 있는 노광 기술이 개발되어 있으나 그 이하의 패턴 크기를 제조하는 데에는 어려움이 많다.

이에 미세 패턴의 크기 및 간격을 갖는 감광막 패턴을 형성하기 위한 여러 가지 연구가 계속되고 있다. 그 중의 한 가지 방법은 두 번의 사진 공정을 수행하여 패턴을 형성하는 DPT(Double Patterning Technology) 방법이 있다.

DPT 방법에는 패턴 주기의 두 배의 주기를 가지는 패턴을 노광하고 식각한 후 그 사이 사이에 똑같은 두 배 주기를 갖는 두 번째 패턴을 노광하고 식각하는 DE2T(Double Expose Etch Technology) 방법과, 스페이서를 이용하여 패턴을 형성하는 SPT(Spacer Patterning Technology) 방법이 있다. DE2T 방법 및 SPT 방법은 각각 네거티브 톤(Negative Tone)과 포지티브 톤(Positive Tone)의 공정으로 각각 형성할 수 있다.

네거티브 톤 DE2T 방법은 첫 번째 마스크 공정에서 형성된 패턴을 두 번째 마스크 공정에서 제거하고 원하는 패턴을 형성하는 방법이고, 포지티브 톤 DE2T 방법은 첫 번째 마스크 공정과 두 번째 마스크 공정에서 형성한 패턴을 합쳐서 원하는 패턴을 형성하는 방법이다. 그러나, 첫 번째 마스크 공정과 식각 공정 후에 두 번째 마스크 공정과 식각 공정을 함으로서 원하는 패턴의 집적도를 얻을 수 있는 DE2T 방법은 두 번의 마스크 공정과 식각 공정을 수행하기 위해 필요한 추가 공정 의 수가 늘어나 공정의 복잡도가 증가시키는 단점이 있다. 또한, 통상적으로 오버레이(overlay)라고 불리는 서로 독립적인 첫 번째 마스크 공정과 두 번째 마스크 공정을 통해 얻은 패턴에 정렬 오차가 발생할 가능성이 있다.

반면, SPT 방법은 셀 영역의 패터닝을 위해 마스크 공정이 한 번만 진행되므로 오 정렬(misalign)의 단점을 방지할 수 있는 자기 정렬(self align) 방법이다.

그러나, 코어 및 주변회로 영역에 있는 패드 패턴을 형성하기 위해 매트 에지(mat edge) 영역의 패턴 부분을 분리하기 위해 추가적인 마스크 공정이 필요하며, 스페이서 형성 지역의 증착 균일성(deposition uniformity)과 스페이서 형성 식각 공정에서 비롯된 CD 제어가 용이하지 않아 CD 균일성(uniformity)이 문제가 된다.

라인/스페이스로 이루어지는 층이 많은 낸드 플래시 공정은 SPT 방법을 단독 적용하여 개발하는 것이 가능하지만, DRAM의 벽돌 벽(brick wall) 패턴과 패턴이 복잡한 층의 경우엔 SPT 방법으로 패턴을 형성할 수 없어 DE2T 공정을 적용해야 하는 문제점이 있다.

본 발명은 네거티브 톤 SPT 방법을 적용할 때 스페이서 증착 물질 사이에 형성된 갭 필 폴리(gap fill poly)의 최종 프로파일이 라인으로 형성되는 기본 원리를 이용하여 상호 접속(interconnection) 영역의 구현이 힘든 패드 레이아웃을 구현할 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.

또한, 본 발명은 스페이서 증착 물질이 노출되도록 갭 필 폴리를 제거할 때 건식 에치백 또는 습식 제거 공정을 적용할 수 있기 때문에 오버레이 마진을 증대시킬 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.

본 발명은 하부 구조물이 형성된 반도체 기판 상부에 피식각층을 형성하는 단계, 상기 피식각층 상부에 제 1 마스크 패턴을 형성하는 단계, 상기 제 1 마스크 패턴을 포함하는 상기 피식각층 상부에 스페이서 물질층을 균일한 두께로 형성하는 단계, 상기 스페이스 물질층의 굴곡진 영역 상에 제 2 마스크 패턴을 형성하는 단계, 및 상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴을 식각 마스크로 이용하여 상기 피식각층을 식각하여 미세패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법을 포함한다.

바람직하게는, 상기 제 2 마스크 패턴을 형성하는 단계는 상기 굴곡진 영역 상에 제 2 마스크 물질층을 형성하는 단계, 상기 제 1 마스크 패턴이 들어날 때까지 상기 스페이서 물질층과 상기 제 2 마스크 물질층에 대해 에치백 공정을 수행하 는 단계; 및 상기 미세패턴의 영역이 정의된 마스크를 통해 제 2 마스크 물질층을 선택적으로 식각하는 단계를 포함한다.

바람직하게는, 상기 미세 패턴은 상기 제 1 마스크 패턴에 대응하는 복수의 제 1 단위 패턴과 상기 제 2 마스크 패턴에 대응하는 복수의 제 2 단위 패턴을 포함하며, 상기 제 1 단위 패턴과 상기 제 2 단위 패턴이 교번적으로 형성된 것을 특징으로 한다.

바람직하게는, 상기 미세 패턴은 상기 제 1 마스크 패턴에 대응하는 복수의 제 1 단위 패턴 및 복수의 제 2 단위 패턴의 패드 패턴과 상기 제 2 마스크 패턴에 대응하는 상기 복수의 제 2 단위 패턴의 라인 패턴을 포함하며, 상기 복수의 제 2 단위 패턴의 상기 패드 패턴과 상기 라인 패턴은 별도의 마스크를 이용한 식각 공정을 통해 연결되는 것을 특징으로 한다.

또한, 본 발명은 반도체 기판 상부에 피식각층, 제 1 하드 마스크 물질층, 제 1 분할 패턴 물질층 및 제 2 하드 마스크 물질층을 순차적으로 형성하는 단계, 상기 제 2 하드 마스크 물질층을 선택 식각하여 제 2 하드 마스크 패턴을 형성하는 단계, 상기 제 2 하드 마스크 패턴을 식각 마스크로 이용하여 상기 제 1 분할 패턴 물질층을 식각하여 제 1 분할 패턴을 형성하는 단계, 상기 제 1 분할 패턴을 포함하는 상기 제 1 하드 마스크 물질층 상부에 스페이서 물질층 및 제 2 분할 패턴 물질층을 형성하는 단계, 상기 제 1 분할 패턴이 들어날 때까지 상기 스페이서 물질층 및 상기 제 2 분할 패턴 물질층을 부분 식각하여 상기 스페이서 물질층을 노출시키고 상기 제 1 분할 패턴들 사이에 제 2 분할 패턴을 형성하는 단계, 상기 제 1 분할 패턴 및 상기 제 2 분할 패턴을 식각 마스크로 이용하여 상기 스페이서 물질층 및 상기 제 1 하드 마스크 물질층을 식각하여 제 1 하드 마스크 패턴을 형성하는 단계, 및 상기 제 1 하드 마스크 패턴을 식각 마스크로 이용하여 상기 피식각층을 식각하여 미세패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법을 제공한다.

바람직하게는, 상기 제 2 하드 마스크 패턴을 형성하는 단계는 상기 제 2 하드 마스크 패턴 물질층 상부에 감광막을 도포하고, 노광 및 현상 공정을 통해 원하는 피치의 2배의 피치를 갖는 감광막 패턴을 형성하는 단계, 및 상기 감광막 패턴을 식각 마스크로 이용하여 상기 제 2 하드 마스크 물질층을 식각하는 단계를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 반도체 소자 형성 방법은 상기 제 2 하드 마스크 패턴 물질층 상부에 실리콘 질산화막을 형성하는 단계를 더 포함한다.

바람직하게는, 상기 반도체 소자 형성 방법은 상기 실리콘 질산화막 상부에 하부 반사 방지막(Bottom Anti-Reflected Coating, BARC)를 형성하는 단계를 더 포함한다.

바람직하게는, 상기 제 2 하드 마스크 물질층은 비정질 탄소로 형성하는 것을 특징으로 한다.

바람직하게는, 상기 제 1 하드 마스크 물질과 상기 스페이서 물질은 동일 물질로 형성하는 것을 특징으로 한다.

바람직하게는, 상기 제 1 분할 패턴을 형성하는 단계는 상기 제 1 분할 패 턴의 높이와 상기 스페이서 물질층의 두께를 맞추기 위해 상기 제 1 하드 마스크 물질층을 상기 스페이서 물질층의 두께만큼 부분 식각하는 단계를 더 포함하는 것을 특징으로 한다.

바람직하게는, 상기 제 1 하드 마스크 물질층 및 상기 스페이서 물질층은 TEOS로 형성하는 것을 특징으로 한다.

바람직하게는, 상기 제 1 분할 패턴과 상기 제 2 분할 패턴은 동일 물질로 형성하는 것을 특징으로 한다.

바람직하게는, 상기 제 1 분할 패턴 물질층 및 상기 제 2 분할 패턴 물질층은 폴리 실리콘으로 형성하는 것을 특징으로 한다.

바람직하게는, 상기 제 2 분할 패턴 물질층이 균일한 두께로 형성된 경우, 상기 제 2 분할 패턴을 형성하는 단계는 상기 제 2 분할 패턴 물질층을 일정한 두께로 부분 식각하는 단계를 더 포함하는 것을 특징으로 한다.

바람직하게는, 상기 스페이서 물질층 및 상기 제 2 분할 패턴 물질층은 건식 에치백, 습식 제거 또는 CMP 공정을 통해 부분 식각되는 것을 특징으로 한다.

바람직하게는, 상기 제 2 분할 패턴 물질층이 평탄한 면을 가지도록 증착된 경우, 상기 제 2 분할 패턴을 형성하는 단계는 상기 제 1 분할 패턴을 포함하는 상기 제 1 하드 마스크 층 상부에 감광막을 도포하고, 노광 및 현상 공정을 통해 상기 제 1 분할 패턴 및 상기 제 2 분할 패턴이 형성되는 영역을 덮는 감광막 패턴을 형성하는 단계, 및 상기 감광막 패턴을 식각 마스크로 이용하여 상기 제 2 분할 패턴 물질층을 식각하는 단계를 더 포함하는 것을 특징으로 한다.

나아가, 본 발명은 하부 구조물이 형성된 반도체 기판 상부에 피식각층을 형성하는 단계, 상기 피식각층 상부에 제 1 마스크 물질층을 형성하고 상기 제 1 마스크 물질층을 선택 식각하여 패드 패턴 및 라인 패턴을 포함하는 제 1 마스크 패턴을 형성하는 단계, 상기 제 1 마스크 패턴들 사이에 형성된 라인 패턴을 포함하는 제 2 마스크 패턴을 형성하는 단계, 상기 제 1 마스크 패턴의 패드 패턴 및 상기 제 2 마스크 패턴을 서로 연결하는 제 3 마스크 패턴을 형성하는 단계, 및 상기 제 1 마스크 패턴, 상기 제 2 마스크 패턴 및 상기 제 3 마스크 패턴을 식각 마스크로 이용하여 상기 피식각층을 식각하여 미세 패턴을 형성하는 단계를 포함하는 반도체 소자 형성 방법을 제공한다.

바람직하게는, 상기 제 2 마스크 패턴을 형성하는 단계는 상기 제 1 마스크 패턴을 포함하는 상기 피식각층 상부에 스페이서 물질층을 형성하는 단계, 상기 스페이서 물질층 상부에 제 2 마스크 물질층을 형성하는 단계, 및 상기 제 2 마스크 물질층에 대해 부분 식각하는 단계를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 제 2 마스크 패턴을 형성하는 단계에서 상기 제 1 마스크 패턴의 패드 패턴을 ⊃ 모양으로 형성하여 상기 제 2 마스크 패턴이 ├ 모양으로 형성되는 것을 특징으로 한다.

본 발명은 네거티브 톤 SPT 방법을 적용할 때 스페이서 증착 물질 사이에 형성된 갭 필 폴리(gap fill poly)의 최종 프로파일이 라인으로 형성되는 기본 원리를 이용하여 상호 접속(interconnection) 영역의 구현이 힘든 패드 레이아웃을 구현할 수 있는 효과가 있다.

또한, 본 발명은 스페이서 증착 물질이 노출되도록 갭 필 폴리를 제거할 때 건식 에치백 또는 습식 제거 공정을 적용할 수 있기 때문에 오버레이 마진을 증대시킬 수 있는 장점이 있다.

이하에서는 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1g는 네거티브 톤 SPT(negative tone Spacer Patterning Technology) 방법을 나타낸 단면도들이다. 여기서는 플래시 메모리(flash memory)의 제어 게이트(control gate)를 형성하는 경우를 예를 들어 설명한다.

도 1a를 참조하면, 반도체 기판에 활성영역을 정의하는 소자 분리막을 형성한 후 ONO 유전막/게이트 폴리/텅스텐 실리사이드(WSi) 등이 증착되어 구현된 하부 구조 상부에 캡핑(capping) 제 1 실리콘 질산화막(SiON)(110)을 형성한다.

제 1 실리콘 질산화막(110) 상부에 하드 마스크로서 제 1 TEOS(112) 및 제 1 폴리(114)를 증착한다. 여기서, 제 1 폴리(114)로 형성하는 하드 마스크의 높이는 분할 패턴(partition)으로서 SPT 공정의 핵심이 되는 스페이서의 높이를 결정한다.

그러나, 감광막 패턴으로는 제 1 폴리(114)를 식각할 수 없기 때문에 제 1 폴리(114)를 식각하기 위한 하드 마스크로서 제 1 비정질 탄소(116) 및 제 2 실리콘 질산화막(118)을 제 1 폴리(114) 상부에 형성한다. 이어서, 제 2 실리콘 질산화막(118) 상부에 하부 반사 방지막(Bottom Anti-Reflected Coating(BARC) layer, 119)를 형성한다.

BARC(119) 상부에 감광막을 도포하고, 원하는 피치의 2배 피치를 갖는 패턴이 정의된 마스크를 이용하여 감광막에 대해 노광 및 현상 공정을 통해 감광막 패턴(120)을 형성한다. 예를 들어 식각 바이어스(etch bias)를 고려하지 않는 경우, 라인이 40nm CD(Critical Dimension)로 형성되면 스페이스는 120nm의 CD로 형성한다. 즉, 라인/스페이스 비율이 1:3이 되도록 한다.

도 1b를 참조하면, 감광막 패턴(120)을 식각 마스크로 이용하여 BARC(119), 제 2 실리콘 질산화막(118), 비정질 탄소(116) 및 제 1 폴리(114)를 순차적으로 식각하여 제 1 폴리 패턴(114a)을 형성하고, 감광막 패턴(120), BARC(119), 제 2 실리콘 질화막(118) 및 비정질 탄소(116)는 제거한다. 이때, 하드 마스크인 제 1 TEOS(112)의 상부를 추후 형성되는 스페이서의 두께만큼 부분 식각한다. 이렇게 식각하는 이유는 제 1 폴리 패턴(114a)의 높이와 TEOS(Tetraethyl Orthosilicate)로 형성될 스페이서의 두께를 동일하게 맞춰주기 위한 것이다. 제 1 폴리 패턴(114a)의 높이와 스페이서의 두께를 동일하게 하지 않을 경우, 스페이서를 식각하는 과정에서 식각 마스크(barrier)를 구성하는 물질의 차이로 인해 식각 선택비가 달라져 식각 프로파일(profile)이 달라질 수 있다. 이를 방지하기 위해, 하드 마스크인 제 1 TEOS(112)의 상부를 식각한다. 또한, 스페이서(122)의 형성 시, 제 1 폴리 패턴(114a)과 하부 하드 마스크 제 1 TEOS(112)의 증착 온도보다 낮은 온도로 스페이서 물질로 증착해야 온도 영향(thermal stress)으로 인한 필름 리프팅(film lifting) 등을 방지할 수 있다.

도 1c를 참조하면, 제 1 폴리 패턴(114a)을 포함하는 하드 마스크 제 1 TEOS(112) 상부에 스페이서 물질로 사용하는 제 2 TEOS(122)를 증착한다. 여기서는, 스페이서로서 사용되는 증착 물질이 선폭에 큰 영향을 미치기 때문에 스탭 커버리지(step coverage)가 우수한 제 2 TEOS(122)를 사용하는데, ALD(Atomic Layer Deposition)로 형성 가능한 물질을 사용할 수도 있다.

도 1d 및 도 1e를 참조하면, 제 2 TEOS(122) 상부에 갭 필(gap fill) 하드 마스크 제 2 폴리(124)를 형성하고, 제 2 폴리(124)에 대해 에치백(etch back) 공정을 수행한다. 이때, 제 2 폴리(124)는 미세한 제 1 폴리 패턴(114a)이 형성된 영역에 상관없이 균일한 평탄면을 가질 수 있도록 충분히 증착되어야만 스페이서 물질인 제 2 TEOS(122)가 노출되도록 일정한 깊이를 식각할 때 도 1e에 도시된 바와 같은 제 2 폴리 패턴(124a)을 형성할 수 있다.

도 1f를 참조하면, 제 2 TEOS(122)를 부분 식각하여 제 1 폴리 패턴(114a)을 노출시켜, 스페이서 물질인 제 2 TEOS(122) 사이에 형성된 갭 필 하드 마스크 제 2 폴리 패턴(124a)이 제 1 폴리 패턴(114a)과 함께 라인 패턴을 형성하도록 한다. 여기서, 제 2 TEOS(122)를 식각하는 방법으로 건식 에치백(dry etch back) 및 습식 제거(wet strip) 방법을 적용한다.

도 1g를 참조하면, 제 1 폴리 패턴(114a) 및 제 2 폴리 패턴(124a)을 식각 마스크로 이용하여 제 1 TEOS(112) 및 스페이서인 제 2 TEOS(122)를 식각하여 각각 제 1 TEOS 패턴(112a) 및 제 2 TEOS 패턴(122a)을 형성한다.

이 후 제 1 TEOS 패턴(112a) 및 제 2 TEOS 패턴(122a)을 식각 마스크로 이 용하여 제 1 실리콘 질산화막(110)을 식각하여 기존의 노광 장비로는 형성할 수 없는 작은 피치를 갖는 미세 패턴을 형성한다.도 2는 플래시 메모리(flash memory)의 셀 영역을 설명하기 위한 평면도이다. 구체적으로 살펴보면, 셀 영역에 포함된 복수의 제어 게이트(control gate)는 라인 형태의 패턴에 형성되고, 소스 선택 라인(source selection line) 혹은 드레인 선택 라인(drain selection line)과 연결을 위한 상호 접속(interconnection) 영역은 복수의 제어 게이트의 양끝단에 위치한 패드 형태로 형성된다.

도 3a 내지 도 3g는 본 발명에 따른 네거티브 톤 SPT 방법을 통해 미세한 회로 패턴을 형성하는 제조 방법을 나타낸 평면도 및 단면도들이다. 특히, 도 2에 도시된 플래시 메모리(flash memory)의 제어 게이트(control gate)의 상호 접속(interconnection) 영역을 형성하는 경우를 예를 들어 설명한다.

도 3a를 참조하면, 반도체 기판에 활성영역을 정의하는 소자 분리막을 형성한 후 ONO 유전막/게이트 폴리/텅스텐 실리사이드(WSi) 등이 증착되어 구현된 하부 구조 상부에 캡핑(capping) 제 1 실리콘 질산화막(SiON)(310)을 형성한다.

제 1 실리콘 질산화막(310) 상부에 하드 마스크로서 제 1 TEOS(312) 및 제 1 폴리(314)를 증착한다.

또한, 제 1 폴리(314)를 식각하기 위한 하드 마스크로서 제 1 비정질 탄소(316) 및 제 2 실리콘 질산화막(318)을 제 1 폴리(314) 상부에 형성한다.

제 2 실리콘 질산화막(318) 상부에 감광막을 도포하고, 원하는 피치의 2배 피치를 갖는 패턴이 정의된 마스크를 이용하여 감광막에 대해 노광 및 현상 공정을 통해 감광막 패턴(320)을 형성한다. 이때, 감광막 패턴(320)이 노광 및 현상 공정 시 훼손되는 것을 방지하기 위해 제 2 실리콘 질산화막(18)와 감광막 패턴(320) 사이에 반사방지막 (Bottom Anti-Reflected Coating, BARC)를 형성할 수도 있다.

평면도를 참조하면, 식각 바이어스(etch bias)를 고려하지 않는 경우, 노광 및 현상 공정을 통해 형성되는 감광막 패턴(320)은 1:3의 라인 대 스페이스 비율을 가진다. 예를 들어, 라인이 40nm CD(Critical Dimension)로 형성되면 스페이스는 120nm의 CD로 형성한다..

도 3b를 참조하면, 감광막 패턴(320)을 식각 마스크로 이용하여 제 2 실리콘 질산화막(318), 제 1 비정질 탄소(316) 및 제 1 폴리(314)를 순차적으로 식각하여 제 1 폴리 패턴(314a)을 형성하고, 남아있는 감광막 패턴(320), 제 2 실리콘 질화막(318) 및 제 1 비정질 탄소(316)를 제거한다. 이때, 제 1 폴리 패턴(314a)의 높이와 TEOS로 형성하는 스페이서의 두께를 동일하게 맞춰주기 위해 하드 마스크 제 1 TEOS(312)를 스페이서의 두께만큼 부분 식각한다.

도 3c에 도시된 바와 같이, 제 1 폴리 패턴(314a)을 포함하는 제 1 TEOS(312) 상부에 스페이서 물질로 사용되는 제 2 TEOS(322)를 증착하고, 제 2 TEOS(322) 상부에 갭 필(gap fill) 하드 마스크 제 2 폴리(324)를 형성한다. 즉, 제 1 폴리 패턴(314a) 상에 형성된 제 2 TEOS(322)은 제 1 폴리 패턴(314a)의 높이만큼의 굴곡을 가지고 있고, 제 2 TEOS(322)의 굴곡진 낮은 영역에 제 2 폴리(344)를 메운다. 이후, 제 2 폴리(324)에 대해 에치백(etch back) 공정을 수행하여 도 3d에 도시된 바와 같이 제 1 폴리 패턴(314a)의 상부를 노출한다.

도 3c 및 도 3d를 참조하면, 제 2 폴리(324)에 대해 에치백(etch-back) 방법이나 CMP(Chemical Mechanical Polishing) 방법으로 제 2 TEOS(322)를 부분 식각하여 제 1 폴리 패턴(314a)을 노출시키고, 제 2 TEOS 패턴(322a)을 형성한다.

도 3e를 참조하면, 제 1 폴리 패턴(314a) 및 제 2 TEOS 패턴(322a)을 포함하는 제 2 폴리 패턴(324a) 상부에 감광막을 도포하고, 노광 및 현상 공정을 통해 제 1 폴리 패턴(314a) 및 제 2 폴리 패턴(324a)을 형성하기 위한 영역을 정의한 제 2 감광막 패턴(326)을 형성한다. 이때, 제 2 폴리 패턴(324a)의 패드 형태를 정확하게 형성하기 위해 제 2 감광막 패턴(326)을 형성하기 위한 마스크 공정은 형성될 패드의 위치와 정확히 정렬되어 있어야 한다. 구체적으로 설명하면, 제 2 감광막 패턴(326)의 형태는 두 개의 패드 패턴을 한 쌍으로 경계가 결정되는데, 가로 방향(I-I')으로는 두 개의 라인 패턴의 폭과 라인 패턴간 간격만큼의 차이를 가지고 세로 방향으로는 두 개의 라인 패턴과 연결된 두 개의 패드 패턴 단위로 결정된다.도 3f를 참조하면, 감광막 패턴(326)을 식각 마스크로 이용하여 노출된 제 2 폴리 패턴(324a)과 제 2 TEOS 패턴(322a)의 노출된 부분을 식각하여 제 2 폴리 패턴(324a)을 형성하고, 감광막 패턴(326)을 제거한다.

이후, 도 3f에 도시된 바와 같이, 제 1 폴리 패턴(314a) 및 제 2 폴리 패턴(324a)을 식각 마스크로 이용하여 노출된 제 2 TEOS 패턴(322a) 및 제 1 TEOS(312)를 식각하여 제 1 실리콘 질산화막(310) 상에 제 1 TEOS 패턴(312a)을 형성한다.

이 후 제 1 TEOS 패턴(312a)을 식각 마스크로 이용하여 제 1 실리콘 질산화 막(310)을 식각하여 기존의 노광 장비로는 형성할 수 없는 작은 피치를 갖는 도 2에 도시된 미세 패턴을 형성한다.

도 2에 도시된 미세 패턴은 복수의 단위 패턴으로 구성되어 있으며, 각각의 단위 패턴은 콘트롤 게이트에 대응하는 라인패턴과 상호접속 영역에 대응하는 패드 패턴을 포함하고 있다. 도 3a 내지 3f를 통해 형성된 미세 패턴은 복수의 단위 패턴 중 일부인 제 1 단위 패턴은 제 1 폴리 패턴(314a)에 대응하여 형성되고 다른 제 2 단위 패턴은 제 2 폴리 패턴(324a)에 대응하여 형성되며, 특히 제 1 단위 패턴과 상기 제 2 단위 패턴이 각각 교번적으로 형성된다.

전술한 본 발명의 일 실시예에서, 스페이서로서 형성한 제 2TEOS 패턴(322a)을 식각 마스크로 이용함으로써 노광 공정을 통해 감광막을 패터닝할 때 구현할 수 없었던 미세 회로의 제조가 가능해졌다. 하지만, 도 3e에서 패드 형태를 제조하기 위해 감광막 패턴(326)을 사용한 식각 공정시 동작 마진이 작은 단점이 있다. 각각의 패드간 피치가 매우 좁은데, 노광 공정을 통해 형성된 감광막 패턴(326)을 사용하기 때문에 정렬 오차(misalign)가 발생하기 매우 쉽다. 만약, 정렬 오차가 발생하는 경우 노출된 제 2 폴리 패턴(224a)이 정확하게 식각되지 않음으로써, 각 미세 회로 패턴 내 패드 패턴이 서로 분리되지 않고 연결되어 소자의 불량이 발생하거나 바람직한 크기의 패드가 형성되기 어렵다.

도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 네거티브 톤 SPT 방법으로 미세 회로 패턴을 형성하는 제조 방법을 나타낸 평면도들이다.

도 4a를 참조하면, 도 3a와 다른 형태의 제 1 감광막 패턴(420a, 420b)이 제 2 실리콘 질산화막(418) 상에 형성되어 있다.

도 4a 내지 도 4f를 참조하면, 제 2 실리콘 질산화막(418) 하부에는 반도체 기판에 활성영역을 정의하는 소자 분리막을 형성한 후 ONO 유전막/게이트 폴리/텅스텐 실리사이드(WSi) 등이 증착되어 구현된 하부 구조 상부에 캡핑(capping) 제 1 실리콘 질산화막(SiON)(410), 제 1 실리콘 질산화막(410) 상부에 하드 마스크로서 제 1 TEOS(412) 및 제 1 폴리(414), 제 1 폴리(414)를 식각하기 위한 하드 마스크로서 제 1 비정질 탄소(미도시)가 형성되어 있다. 이때, 제 2 실리콘 질산화막(418)과 제 1 감광막 패턴(420a, 420b) 사이에 하부 반사 방지막(Bottom Anti-Reflected Coating, BARC)를 형성할 수 있다.

도 4a에 도시된 바와 같이, 제 2 실리콘 질산화막(418) 상에 감광막을 도포하고, 원하는 피치의 2배 피치를 갖는 제어 게이트 패턴 및 제어 게이트 패턴들 사이에 배치된 패드 패턴들이 정의된 마스크를 이용하여 감광막에 대해 노광 및 현상 공정 수행한다. 이을 통해 제어 게이트가 형성되는 라인 패턴과 상호접속 영역이 형성되는 패드 패턴을 포함하는 제 1 형상 패턴(420a)과 라인 패턴 없이 패드 패턴의 일부만을 포함하는 제 2 형상 패턴(420b)을 포함하는 제 1 감광막 패턴(421)이 형성된다. 여기서, 제 1 감광막 패턴(420)의 라인/스페이스 비율은 1:3이다. 예를 들어, 식각 바이어스(etch bias)를 고려하지 않는 경우, 라인이 40nm CD(Critical Dimension)로 형성되면 스페이스는 120nm의 CD로 형성한다.

도 4b를 참조하면, 제 1 감광막 패턴(421)을 식각 마스크로 이용하여 BARC, 제 2 실리콘 질산화막(418), 비정질 탄소 및 제 1 폴리(414)를 순차적으로 식각하 여 제 1 형상 패턴 모양의 게이트 패턴(414a) 및 제 2 형상 패턴 모양의 패드 패턴(414b)을 포함하는 제 1 폴리 패턴(414)을 형성하고, 제 1 감광막 패턴(420), BARC, 제 2 실리콘 질화막(418) 및 비정질 탄소는 제거한다. 이때, 본 발명의 실시예에서는 제 1 폴리 패턴(414)의 높이와 TEOS로 형성하는 스페이서의 두께를 동일하게 맞춰주기 위해 하드 마스크 제 1 TEOS(412)의 상부를 스페이서의 두께만큼 부분 식각한다.

도 4c를 참조하면, 제 1 폴리 패턴(414)을 포함하는 하드 마스크 제 1 TEOS(412) 상부에 스페이서 물질로 사용하는 제 2 TEOS(미도시)를 증착하고, 제 2 TEOS 상부에 갭 필(gap fill) 하드 마스크인 제 2 폴리를 형성한다. 이때, 평탄면을 가질 수 있도록 제 2 폴리를 충분히 증착하는 도 1d에 도시된 방법과는 달리, 제 2 TEOS 상부에 제 2 폴리를 균일한 두께로 증착하여 제 1 폴리 패턴(414)이 형성된 영역에는 그 외 영역보다 높게 형성되도록 한다.

이후, 제 2 TEOS 및 제 2 폴리에 대해 건식 에치백(dry etch back) 또는 습식 제거(wet strip) 공정을 수행하면, 넓은 영역에 낮은 높이로 형성된 제 2 폴리는 제거되지만 제 1 폴리 패턴(414) 사이에 라인 형태의 제 2 폴리 패턴(424a)은 남게된다. 이후, 도 4d를 참조하면, 노출된 제 2 TEOS를 식각하여 제 1 TEOS(412) 상에 제 1 폴리 패턴(414) 및 제 2 폴리 패턴(424a)만 남도록 한다.

도 4e를 참조하면, 제 1 폴리 패턴(414)의 패드 패턴(414b)과 라인 패턴의 형상을 가지는 제 2 폴리 패턴(424a)을 서로 연결하는 영역에 제 2 감광막 패턴(428)을 형성한다. 통상적으로 라인과 패드 부분을 접촉시키기 위해 두 번째 마 스크 공정으로 연결하며, 기존 장비로 현상 한계에 따른 디자인 룰의 장치를 위해 SPT 공정을 이용하기 때문에 상대적으로 패턴 중첩도(overlay)가 10nm 이하로 작게 제어되어야 한다.

도 4f를 참조하면, 제 1 폴리 패턴(415), 제 2 폴리 패턴(424a) 및 제 2 감광막 패턴(428)을 식각 마스크로 이용하여 스페이서인 제 1 TEOS(412)를 식각한 후 식각 마스크로 사용된 제 1 폴리 패턴(414), 제 2 폴리 패턴(424a), 제 2 감광막 패턴(428) 및 제 2 TEOS 패턴(422a)을 제거하여 제 1 TEOS 패턴(412a)을 형성한다.

이 후 제 1 TEOS 패턴(412a) 을 식각 마스크로 이용하여 제 1 실리콘 질산화막(410)을 식각하여 기존의 노광 장비로는 형성할 수 없는 작은 피치를 갖는 미세 패턴을 형성한다. 미세 패턴은 콘트롤 게이트에 대응하는 라인패턴과 상호접속 영역에 대응하는 패드 패턴을 포함하는 복수의 단위 패턴으로 포함하는 데, 도 4a 내지 도 4f를 참조하면 제 1 폴리 패턴(414)에 대응하는 복수의 제 1 단위 패턴 및 복수의 제 2 단위 패턴의 패드 패턴과 제 2 폴리 패턴(424a)에 대응하는 상기 복수의 제 2 단위 패턴의 라인 패턴을 포함한다. 그리고, 제 2 단위 패턴의 패드 패턴과 라인 패턴은 별도의 감광막 패턴(428)를 이용한 식각 공정을 통해 연결된다.

상기한 바와 같은 도 4a 내지 도 4f에 도시된 본 발명의 실시예는 스페이서 물질인 제 2 TEOS 패턴(422) 사이에 형성된 제 2 폴리 패턴(424a)이 식각 공정을 통해 라인 형태로 형성되는 기본적인 원리를 이용하여 라인 형태의 제 2 폴리 패턴(424a)과 제어 게이트의 패드(pad) 패턴(414b)을 서로 제 2 감광막 패턴(428)로 연결하여 제 1 실리콘 질산화막(410)을 식각하기 위한 식각마스크로 사용한다.

따라서, 각각이 제어 게이트 패턴과 상호접속 영역으로 구성된 복수의 미세 회로 패턴을 제조하는 도 3a 내지 3f에 도시된 본 발명의 일 실시예에 비하여, 도 4a 내지 도 4f에 도시된 본 발명의 다른 실시예는 두 개의 미세 회로 패턴 사이에 위치한 미세 회로 패턴은 상호접속 영역만을 노광 공정을 통해 패터닝된 감광막 패턴을 사용함으로써 제조 공정상 오버레이 마진(overlay margin)을 증대시킬 수 있다. 즉, 도 3e에 도시된 복수의 미세 회로 패턴의 패드 영역의 경계를 정확히 정의해야 하는 감광막 패턴(326)을 사용하는 식각 공정보다, 도 4e에 도시된 제 2 감광막 패턴(428)을 사용하는 식각 공정이 더 큰 동작 마진을 확보하기 용이하다.

구체적으로, 미세 회로 패턴 내 라인 패턴으로서 형성된 제 2 폴리 패턴(424a)에 연결되는 패드 패턴(414b)을 ⊃ 모양으로 형성하여 두 번째 마스크 공정으로 패드 형성 공정 시 오버레이 마진을 증대시킨다. 특히, ⊃ 모양의 패드 패턴(414b) 아래에 ┌ 모양의 패턴을 덧붙여 제 1 폴리 패턴(414) 내 패드 패턴(414b)와 제 2 TEOS 패턴(422)으로 연결되도록 함으로써, 후속 에치백 또는 습식 제거 공정 시 제 2 폴리가 식각된 ├ 모양의 제 2 폴리 패턴(424a)으로 이루어진 라인 패턴을 형성할 수 있게 된다.

따라서, 본 발명은 네거티브 톤 SPT 방법을 적용할 때 스페이서 증착 물질 사이에 형성된 갭 필 폴리(gap fill poly)의 최종 프로파일이 라인으로 형성되는 기본 원리를 이용하여 상호 접속(interconnection) 영역의 구현이 힘든 패드 레이아웃을 구현할 수 있는 기술을 개시한다.

또한, 본 발명은 스페이서 증착 물질이 노출되도록 갭 필 폴리를 제거할 때 건식 에치백 또는 습식 제거 공정을 적용할 수 있기 때문에 오버레이 마진을 증대시킬 수 있는 기술을 개시한다. 특히, 본 발명은 네거티브 톤 SPT 방법을 적용할 때 스페이서 증착 물질 사이에 형성된 갭 필 폴리(gap fill poly)의 최종 프로파일이 라인으로 형성되는 기본 원리를 이용하여 상호 접속(interconnection) 영역의 구현이 힘든 패드 레이아웃을 구현할 수 있다.

또한, 본 발명은 스페이서 증착 물질이 노출되도록 갭 필 폴리를 제거할 때 건식 에치백 또는 습식 제거 공정을 적용할 수 있기 때문에 오버레이 마진을 증대시킬 수 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1a 내지 도 1g는 네거티브 톤 SPT(negative tone Spacer Patterning Technology) 방법을 나타낸 단면도들이다.

도 2는 플래시 메모리(flash memory)의 셀 영역을 설명하기 위한 평면도이다.

도 3a 내지 도 3f는 본 발명에 따른 네거티브 톤 SPT 방법을 통해 미세한 회로 패턴을 형성하는 제조 방법을 나타낸 평면도 및 단면도들이다.

도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 네거티브 톤 SPT 방법을 통해 미세한 회로 패턴을 형성하는 제조 방법을 나타낸 평면도 들이다.

Claims

하부 구조물이 형성된 반도체 기판 상부에 피식각층을 형성하는 단계;

상기 피식각층 상부에 제 1 마스크 패턴을 형성하는 단계;

상기 제 1 마스크 패턴을 포함하는 상기 피식각층 상부에 스페이서 물질층을 균일한 두께로 형성하는 단계;

상기 스페이스 물질층의 굴곡진 영역 상에 제 2 마스크 패턴을 형성하는 단계; 및

상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴을 식각 마스크로 이용하여 상기 피식각층을 식각하여 미세패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
제 1 항에 있어서,

상기 제 2 마스크 패턴을 형성하는 단계는

상기 굴곡진 영역 상에 제 2 마스크 물질층을 형성하는 단계;

상기 제 1 마스크 패턴이 들어날 때까지 상기 스페이서 물질층과 상기 제 2 마스크 물질층에 대해 에치백 공정을 수행하는 단계; 및

상기 미세패턴의 영역이 정의된 마스크를 통해 제 2 마스크 물질층을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
제 1 항에 있어서,

상기 미세 패턴은 상기 제 1 마스크 패턴에 대응하는 복수의 제 1 단위 패턴과 상기 제 2 마스크 패턴에 대응하는 복수의 제 2 단위 패턴을 포함하며, 상기 제 1 단위 패턴과 상기 제 2 단위 패턴이 교번적으로 형성된 것을 특징으로 하는 반도체 소자 형성 방법.
제 2 항에 있어서,

상기 미세 패턴은 상기 제 1 마스크 패턴에 대응하는 복수의 제 1 단위 패턴 및 복수의 제 2 단위 패턴의 패드 패턴과 상기 제 2 마스크 패턴에 대응하는 상기 복수의 제 2 단위 패턴의 라인 패턴을 포함하며, 상기 복수의 제 2 단위 패턴의 상기 패드 패턴과 상기 라인 패턴은 별도의 마스크를 이용한 식각 공정을 통해 연결되는 것을 특징으로 하는 반도체 소자 형성 방법.
반도체 기판 상부에 피식각층, 제 1 하드 마스크 물질층, 제 1 분할 패턴 물질층 및 제 2 하드 마스크 물질층을 순차적으로 형성하는 단계;

상기 제 2 하드 마스크 물질층을 선택 식각하여 제 2 하드 마스크 패턴을 형성하는 단계;

상기 제 2 하드 마스크 패턴을 식각 마스크로 이용하여 상기 제 1 분할 패턴 물질층을 식각하여 제 1 분할 패턴을 형성하는 단계;

상기 제 1 분할 패턴을 포함하는 상기 제 1 하드 마스크 물질층 상부에 스 페이서 물질층 및 제 2 분할 패턴 물질층을 형성하는 단계;

상기 제 1 분할 패턴이 들어날 때까지 상기 스페이서 물질층 및 상기 제 2 분할 패턴 물질층을 부분 식각하여 상기 스페이서 물질층을 노출시키고 상기 제 1 분할 패턴들 사이에 제 2 분할 패턴을 형성하는 단계;

상기 제 1 분할 패턴 및 상기 제 2 분할 패턴을 식각 마스크로 이용하여 상기 스페이서 물질층 및 상기 제 1 하드 마스크 물질층을 식각하여 제 1 하드 마스크 패턴을 형성하는 단계; 및

상기 제 1 하드 마스크 패턴을 식각 마스크로 이용하여 상기 피식각층을 식각하여 미세패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
제 5 항에 있어서,

상기 제 2 하드 마스크 패턴을 형성하는 단계는

상기 제 2 하드 마스크 패턴 물질층 상부에 감광막을 도포하고, 노광 및 현상 공정을 통해 원하는 피치의 2배의 피치를 갖는 감광막 패턴을 형성하는 단계; 및

상기 감광막 패턴을 식각 마스크로 이용하여 상기 제 2 하드 마스크 물질층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
제 6 항에 있어서,

상기 제 2 하드 마스크 패턴 물질층 상부에 실리콘 질산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
제 7 항에 있어서,

상기 실리콘 질산화막 상부에 하부 반사 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
제 5 항에 있어서,

상기 제 2 하드 마스크 물질층은 비정질 탄소로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
제 5 항에 있어서,

상기 제 1 하드 마스크 물질과 상기 스페이서 물질은 동일 물질로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
제 10 항에 있어서,

상기 제 1 분할 패턴을 형성하는 단계는 상기 제 1 분할 패턴의 높이와 상기 스페이서 물질층의 두께를 맞추기 위해 상기 제 1 하드 마스크 물질층을 상기 스페이서 물질층의 두께만큼 부분 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
제 10 항에 있어서,

상기 제 1 하드 마스크 물질층 및 상기 스페이서 물질층은 TEOS로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
제 5 항에 있어서,

상기 제 1 분할 패턴과 상기 제 2 분할 패턴은 동일 물질로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
제 13 항에 있어서,

상기 제 1 분할 패턴 물질층 및 상기 제 2 분할 패턴 물질층은 폴리 실리콘으로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
제 5 항에 있어서,

상기 제 2 분할 패턴 물질층이 균일한 두께로 형성된 경우, 상기 제 2 분할 패턴을 형성하는 단계는 상기 제 2 분할 패턴 물질층을 일정한 두께로 부분 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
제 15 항에 있어서,

상기 스페이서 물질층 및 상기 제 2 분할 패턴 물질층은 건식 에치백, 습식 제거 또는 CMP 공정을 통해 부분 식각되는 것을 특징으로 하는 반도체 소자 형성 방법.
제 5 항에 있어서,

상기 제 2 분할 패턴 물질층이 평탄한 면을 가지도록 증착된 경우, 상기 제 2 분할 패턴을 형성하는 단계는

상기 제 1 분할 패턴을 포함하는 상기 제 1 하드 마스크 층 상부에 감광막을 도포하고, 노광 및 현상 공정을 통해 상기 제 1 분할 패턴 및 상기 제 2 분할 패턴이 형성되는 영역을 덮는 감광막 패턴을 형성하는 단계; 및

상기 감광막 패턴을 식각 마스크로 이용하여 상기 제 2 분할 패턴 물질층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
하부 구조물이 형성된 반도체 기판 상부에 피식각층을 형성하는 단계;

상기 피식각층 상부에 제 1 마스크 물질층을 형성하고, 상기 제 1 마스크 물질층을 선택 식각하여 패드 패턴 및 라인 패턴을 포함하는 제 1 마스크 패턴을 형성하는 단계;

상기 제 1 마스크 패턴들 사이에 형성된 라인 패턴을 포함하는 제 2 마스크 패턴을 형성하는 단계;

상기 제 1 마스크 패턴의 패드 패턴 및 상기 제 2 마스크 패턴을 서로 연결하는 제 3 마스크 패턴을 형성하는 단계; 및

상기 제 1 마스크 패턴, 상기 제 2 마스크 패턴 및 상기 제 3 마스크 패턴을 식각 마스크로 이용하여 상기 피식각층을 식각하여 미세 패턴을 형성하는 단계를 포함하는 반도체 소자 형성 방법.
제 18 항에 있어서,

상기 제 2 마스크 패턴을 형성하는 단계는

상기 제 1 마스크 패턴을 포함하는 상기 피식각층 상부에 스페이서 물질층을 형성하는 단계;

상기 스페이서 물질층 상부에 제 2 마스크 물질층을 형성하는 단계; 및

상기 제 2 마스크 물질층에 대해 부분 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
제 18 항에 있어서,

상기 제 2 마스크 패턴을 형성하는 단계에서 상기 제 1 마스크 패턴의 패드 패턴을 ⊃ 모양으로 형성하여 상기 제 2 마스크 패턴이 ├ 모양으로 형성되는 것을 특징으로 하는 반도체 소자 형성 방법.