KR101139462B1 - 반도체 소자의 형성 방법 - Google Patents

Abstract

본 발명에 따른 반도체 소자의 형성 방법은 셀 영역과 셀 주변부를 포함하는 반도체 기판 상에 피식각층을 형성하는 단계와, 상기 피식각층 상에 상기 셀 주변부와 이웃하는 주변회로 영역으로 연장되는 파티션 패턴을 형성하는 단계와, 상기 파티션 패턴 양측벽에 스페이서를 형성하는 단계와, 상기 셀 영역을 오픈시키는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 마스크로 상기 파티션 패턴을 제거하는 단계와, 상기 셀 영역과 상기 셀 주변부를 덮으며 상기 스페이서를 컷팅하는 컷팅 마스크 패턴을 형성하는 단계와, 상기 컷팅 마스크 패턴을 마스크로 상기 마스크 패턴, 상기 스페이서 및 상기 파티션 패턴을 제거하는 단계와, 상기 컷팅 마스크 패턴을 식각한 후 남아있는 상기 마스크 패턴 및 상기 스페이서를 마스크로 상기 셀 주변부에 가드링을 형성하고, 상기 셀 영역에 피식각층 패턴을 형성하는 단계를 포함하여, 셀 주변부에서 가드링을 형성하는 경우에도 셀 주변부와 이웃하는 셀 영역에서의 패턴의 CD 균일도를 향상시킬 수 있고, 셀 주변부의 가드링 사이즈의 증가도 방지하여 공정 마진을 향상시킬 수 있는 효과를 제공한다.

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 셀의 주변부의 가드링을 포함하는 반도체 소자의 형성 방법에 관한 것이다.

최근의 대부분의 전자 제품들(electronic appliances)은 반도체 소자(semiconductor devices)를 구비한다. 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 전자 부품들을 구비한다.

반도체 소자는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.

그러나 이러한 소자의 고집적화로 인해 요구되는 미세 패턴을 구현하기 위한 노광 장비의 발전은 기술의 발전을 만족시키지 못하고 있는 형편이다. 특히, 기존의 노광 장비를 이용하여 실리콘이 함유된 포토레지스트막을 노광 및 현상 공정을 실시하여 실리콘이 함유된 포토레지스트 패턴을 형성할 경우 노광 장비의 해상 능력에 한계를 가진다.

미세 패턴을 형성하는 방법에는 이중 패터닝 기술(DPT, Double Patterning Technology)이 있는데, 이는 패턴 주기의 2배의 주기를 갖는 패턴을 노광하고 식각한 후 그 사이 사이에 이와 동일하게 패턴 주기의 2배 주기를 갖는 2번째 패턴을 노광하고 식각하는 이중 노광 식각 기술(DE2T, Double Expose Etch Technology)과, 스페이서(Spacer)를 이용하는 스페이서 패터닝 기술(SPT, Spacer Patterning Technology)로 나눌 수 있다.

여기서, 스페이서 패터닝 기술은 포지티브 스페이서 패터닝 기술과 네거티브 패터닝 기술로 나누어질 수 있는데, 30nm 급의 반도체 소자의 패터닝은 일반적으로 포지티브 스페이서 패터닝 기술을 이용하여 수행되어 왔다. 종래에 40nm 급의 소자분리막은 단일 패터닝으로 형성하였지만, 30nm 급 6F2에서의 소자분리막은 포지티브 스페이서 패터닝 기술을 이용하여 형성하고 있다. 그러나, 반도체 소자의 고집적화로 반도체 소자의 크기가 더욱 감소함에 따라 포지티브 스페이서 패터닝으로 형성되는 패턴의 CD 균일도(Uniformity)는 감소하고 이로인해 패턴의 쓰러짐(leaning)과 같은 문제가 발생하게 되었다.

한편, 고집적화로 인해 매립형 게이트를 포함하는 구조가 제안되면서 후속 열 공정 진행 시 매립형 게이트 금속의 산화를 방지하기 위하여 셀 주변부에 가드링(Guardring)을 형성하여아 하는데, 포지티브 스페이서 패터닝을 이용하여 셀 주변부에 가드링을 형성하는 경우 셀 주변부에서 패턴의 CD 균일도가 저하되어 불량을 유발하고 또한 셀 주변부의 사이즈가 커지게 되어 공정 마진이 감소하는 문제가 발생한다.

본 발명은 셀 주변부에 가드링을 형성하는 경우 셀 주변부에서 패턴의 CD 균일도가 저하되어 불량을 유발하고 셀 주변부의 사이즈가 커지게 되어 공정 마진을 감소키는 문제를 해결하고자 한다.

본 발명에 따른 반도체 소자의 형성 방법은 셀 영역과 셀 주변부를 포함하는 반도체 기판 상에 피식각층을 형성하는 단계와, 상기 피식각층 상에 상기 셀 주변부와 이웃하는 주변회로 영역으로 연장되는 파티션 패턴을 형성하는 단계와, 상기 파티션 패턴 양측벽에 스페이서를 형성하는 단계와, 상기 셀 영역을 오픈시키는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 마스크로 상기 파티션 패턴을 제거하는 단계와, 상기 셀 영역과 상기 셀 주변부를 덮으며 상기 스페이서를 컷팅하는 컷팅 마스크 패턴을 형성하는 단계와, 상기 컷팅 마스크 패턴을 마스크로 상기 마스크 패턴, 상기 스페이서 및 상기 파티션 패턴을 제거하는 단계와, 상기 컷팅 마스크 패턴을 식각한 후 남아있는 상기 마스크 패턴 및 상기 스페이서를 마스크로 상기 셀 주변부에 가드링을 형성하고, 상기 셀 영역에 피식각층 패턴을 형성하는 단계를 포함한다.

그리고, 상기 파티션 패턴을 형성하는 단계는 라인 앤 스페이스 타입으로 형성하는 것을 특징으로 한다.

그리고, 상기 파티션 패턴 양측에 스페이서를 형성하는 단계는 상기 파티션 패턴 및 상기 피식각층 상에 스페이서 절연막을 형성하는 단계와, 상기 스페이서 절연막에 에치백 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 셀 영역을 오픈시키는 마스크 패턴을 형성하는 단계는 상기 셀 주변부를 반드시 덮도록 형성하는 것을 특징으로 한다.

그리고, 상기 컷팅 마스크를 형성하는 단계는 상기 셀 주변부에서 상기 마스크 패턴과 오버랩되도록 형성하는 것을 특징으로 한다.

그리고, 상기 피식각층 패턴을 형성하는 단계 이후 상기 피식각층 패턴을 마스크로 상기 반도체 기판을 식각하여 소자분리 트렌치를 형성하는 단계와, 상기 소자분리 트렌치에 소자분리 절연막을 매립하여 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

본 발명은 셀 주변부에서 가드링을 형성하는 경우에도 셀 주변부에서의 패턴의 CD 균일도를 향상시킬 수 있고, 셀 주변부의 가드링 사이즈의 증가도 방지하여 공정 마진을 향상시킬 수 있는 효과를 제공한다.

도 1은 본 발명에 따른 반도체 소자를 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 (ⅰ)의 x-x'를 자른 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 (ⅰ)의 x-x'를 자른 단면도.

이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 1은 본 발명에 따른 반도체 소자를 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 (ⅰ)의 x-x'를 자른 단면도이다.

도 1에 도시된 바와 같이, 본 발명의 반도체 소자는 셀 영역(A)과 셀 주변부(B)를 포함하는 반도체 기판(100)과, 셀 영역(A)에 구비된 피식각층 패턴(102b)과, 피식각층 패턴(102b)과 연결되며 셀 주변부(B)에 구비된 가드링(102a)을 포함한다.

여기서, 셀 영역(A)에 형성된 피식각층 패턴(102b)은 셀 주변부(B)로 갈수록 쓰러짐이나 균일도가 저하되지 않고 구비되며, 가드링(102a)은 피식각층 패턴(102b)과 연결되어 형성됨으로써 셀 주변부(B)의 사이즈가 증가하는 것을 용이하게 방지할 수 있다.

상술한 구성을 갖는 반도체 소자의 형성 방법은 다음과 같다.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 (ⅰ)의 x-x'를 자른 단면도이다.

도 2a에 도시된 바와 같이, 반도체 기판(100) 상에 피식각층(102)을 형성하고, 피식각층(102) 상부에 파티션 패턴(104)을 형성한다. 이때, 파티션 패턴(104)은 라인 앤 스페이스(line and space) 타입인 것이 바람직하다.

이어서, 파티션 패턴(104)을 포함하는 피식각층(102) 상부에 스페이서 절연층을 형성한 후, 에치백 공정을 수행하여 파티션 패턴(104) 양측벽에 스페이서(106)를 형성한다. 여기서, 'A' 영역은 셀 영역을 나타낸 것이고, 'B' 영역은 셀 주변부를 나타낸 것이다. 여기서 파티션 패턴(104)은 셀 영역(A)으로부터 셀 주변부(B)를 지나 주변회로 영역(미도시)까지 연장되도록 형성되는 것이 바람직하다.

도 2b에 도시된 바와 같이, 파티션 패턴(104) 및 스페이서(106)를 포함하는 피식각층(102) 상부에 마스크층을 형성한 후, 셀 영역(A) 오픈 마스크를 이용한 패터닝 공정을 수행하여 셀 영역(A) 만을 오픈시키고 셀 주변부(B)와 주변회로 영역(미도시)은 덮는 마스크 패턴(108)을 형성한다. 여기서, 마스크 패턴(108)은 셀 주변부(B)를 덮도록 형성되는 것이 바람직하다. 이는 후속 공정에서 형성되는 컷팅 마스크 패턴(110, 도 2c)과 오버랩되도록 하기 위함이다. 이어서, 마스크 패턴(108)에 의해 노출된 셀 영역(A)의 파티션 패턴(104)을 제거한다.

도 2c에 도시된 바와 같이, 마스크 패턴(108) 상부에 마스크 층을 형성한 후, 셀 영역(A) 및 셀 주변부(B)를 덮는 컷팅 마스크를 이용한 패터닝 공정을 수행하여 스페이서(106)를 컷팅하는 컷팅 마스크 패턴(110)을 형성한다. 여기서 컷팅 마스크 패턴(110)은 마스크 패턴(108)과 오버랩되도록 형성하는 것이 바람직하다. 이때, 컷팅 마스크 패턴(110)과 마스크 패턴(108)이 오버랩되는 영역은 셀 주변부(B)인 것이 바람직하며, 셀 주변부(B)의 마스크 패턴은 편의상 '108a'로 도시한다. 이와 같이 컷팅 마스크 패턴(110)과 마스크 패턴(108)이 오버랩되도록 하는 것은 셀 주변부(B)에 가드링을 형성하기 위함이다. 이어서, 컷팅 마스크 패턴(110)을 식각마스크로 마스크 패턴(108)을 식각하고, 스페이서(106) 및 파티션 패턴(106)을 식각한다. 편의상 컷팅 마스크 패턴(110)을 식각마스크로 식각된 스페이서(106), 파티션 패턴(104) 및 마스크 패턴(108)은 점선으로 도시한다. 그리고, 컷팅 마스크 패턴(110)에 의해 식각되지 않고 남아있는 스페이서는 '106a'로 도시한다. 이후, 컷팅 마스크 패턴(110)은 제거한다.

도 2d에 도시된 바와 같이, 마스크 패턴(108a) 및 스페이서(106a)를 식각마스크로 피식각층(102)을 식각하여, 셀 주변부(B)에는 가드링(102a)을 형성하고, 셀 영역(A)에는 가드링(102a)과 연결되는 피식각층 패턴(102b)을 형성한다. 여기서, 셀 주변부(B)의 가드링(102a)은 컷팅 마스크 패턴(110)과 마스크 패턴(108)을 오버랩시킨 후 패터닝함으로써 사이즈를 용이하게 조절하여 셀 주변부(B)가 크게 증가하는 것을 방지하여 공정 마진을 향상시킬 수 있으며, 셀 주변부(B)와 이웃하는 셀 영역(A)의 피식각층 패턴(102b)의 균일도도 증가시킬 수 있다. 이때, 가드링(102a)은 셀 영역에 형성되는 매립형 게이트의 산화를 방지하는 역할을 수행하는 것이 바람직하다. 도시되지는 않았지만 피식각층(102b)을 마스크로 반도체 기판을 식각하여 소자분리 트렌치를 형성한 후 소자분리 트렌치에 소자분리 절연막을 매립하여 소자분리막을 형성하는 것이 바람직하다.

상술한 바와 같이, 본 발명은 셀 주변부의 가드링의 사이즈를 조절하여 크기가 증가하는 것을 방지하면서 셀 영역에 형성되는 패턴의 균일도를 향상시킬 수 있다.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (6)

1. 셀 영역과 셀 주변부를 포함하는 반도체 기판 상에 피식각층을 형성하는 단계;
   상기 피식각층 상에 상기 셀 주변부와 이웃하는 주변회로 영역으로 연장되는 파티션 패턴을 형성하는 단계;
   상기 파티션 패턴 양측벽에 스페이서를 형성하는 단계;
   상기 셀 영역을 오픈시키는 마스크 패턴을 형성하는 단계;
   상기 마스크 패턴을 마스크로 상기 파티션 패턴을 제거하는 단계;
   상기 셀 영역과 상기 셀 주변부를 덮으며 상기 스페이서를 분리하는 컷팅 마스크 패턴을 형성하는 단계;
   상기 컷팅 마스크 패턴을 마스크로 상기 마스크 패턴, 상기 스페이서 및 상기 파티션 패턴을 제거하는 단계; 및
   상기 컷팅 마스크 패턴을 식각한 후 남아있는 상기 마스크 패턴 및 상기 스페이서를 마스크로 상기 셀 주변부에 가드링을 형성하고, 상기 셀 영역에 피식각층 패턴을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.

   청구항 1에 있어서,
   상기 파티션 패턴을 형성하는 단계는
   라인 앤 스페이스 타입으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.

   청구항 1에 있어서,
   상기 파티션 패턴 양측에 스페이서를 형성하는 단계는
   상기 파티션 패턴 및 상기 피식각층 상에 스페이서 절연막을 형성하는 단계; 및
   상기 스페이서 절연막에 에치백 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   청구항 1에 있어서,
   상기 셀 영역을 오픈시키는 마스크 패턴을 형성하는 단계는
   상기 셀 주변부를 반드시 덮도록 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.

   청구항 1에 있어서,
   상기 컷팅 마스크를 형성하는 단계는
   상기 셀 주변부에서 상기 마스크 패턴과 오버랩되도록 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.

   청구항 1에 있어서,
   상기 피식각층 패턴을 형성하는 단계 이후
   상기 피식각층 패턴을 마스크로 상기 반도체 기판을 식각하여 소자분리 트렌치를 형성하는 단계;
   상기 소자분리 트렌치에 소자분리 절연막을 매립하여 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.

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