KR101096192B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 일측 및 타측에 돌출부를 구비한 라인 타입의 파티션 패턴을 형성하고, 상기 파티션 패턴 측벽에 스페이서를 형성하고, 상기 파티션 패턴을 제거하는 단계와 전체 상부에 하드마스크층을 형성하고, 상기 하드마스크층 상에 상기 일측의 돌출부로부터 상기 타측의 돌출부까지의 폭을 갖는 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각마스크로 상기 스페이서를 식각한 후, 상기 감광막 패턴 및 상기 파티션 패턴을 제거함으로써, 종래에 소자분리막을 정의하기 위한 미세한 콘택홀이 형성되어 있는 노광마스크를 적용하지 않아도 소자분리막을 정확하게 정의할 수 있어 오버레이에 의해 소자분리막이 정확하게 형성되지 않는 문제를 해결하는 효과를 제공한다.
6F2, 소자분리막, 도그 본 패턴

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 6F2의 소자분리막의 장축 마진을 확보할 수 있는 반도체 소자의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
미세 패턴을 형성하는 방법에는 이중 패터닝 기술(DPT, Double Patterning Technology)이 있는데, 이는 패턴 주기의 2배의 주기를 갖는 패턴을 노광하고 식각한 후 그 사이 사이에 이와 동일하게 패턴 주기의 2배 주기를 갖는 2번째 패턴을 노광하고 식각하는 이중 노광 식각 기술(DE2T, Double Expose Etch Technology)과, 스페이서(Spacer)를 이용하는 스페이서 패터닝 기술(SPT, Spacer Patterning Technology)로 나눌 수 있다.
한편, 반도체 소자의 고집적화로 인해 반도체 소자의 구조는 8F2에서 6F2로 변화되었다. 8F2에서의 소자분리막은 수평방향으로 장축을 갖는 형상을 하고 있지만, 6F2에서의 소자분리막은 수평방향에서 일정 각도 틀어진 사선방향으로 장축을 갖는 형상을 하고 있으며 소자분리막의 장축 또한 8F2의 소자분리막에 비해 좁기 때문에 일반적으로 스페이서 패터닝 기술을 이용하여 형성되고 있다. 스페이서 패터닝 기술을 이용한 소자분리막의 형성 방법은 종래 기술을 통하여 보다 구체적으로 설명하기로 한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 것 으로, (ⅰ)은 평면도이고 (ⅱ)는 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 파티션 패턴(14)을 형성한다. 그 다음, 파티션 패턴(14) 측벽에 스페이서(16)를 형성한다. 여기서, 파티션 패턴(14)은 라인 앤 스페이스 패턴이다.
도 1b에 도시된 바와 같이, 파티션 패턴(14)을 제거한 후 스페이서(16)를 포함한 피식각층(12) 상부에 SOC(spin on carbon)막(18)을 형성한다. 그 다음, SOC막(18) 상부에 감광막을 도포한 후, 홀 패턴이 구비된 노광마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(20)을 형성한다. 여기서 홀 패턴을 갖는 감광막 패턴(20)은 스페이서(16)의 일부를 노출한다.
도 1c에 도시된 바와 같이, 감광막 패턴(20)을 식각마스크로 SOC막(18) 및 파티션 패턴(14)을 제거하여 피식각층(12)을 노출시킨다. 이후, 감광막 패턴(20)을 제거한 후, 감광막 패턴(20) 하부에 남아있는 SOD막(108)을 제거한다. 여기서, 제거된 파티션 패턴(14)을 활성영역과 활성영역의 장축방향으로 이웃하는 활성영역을 분리시키는데, 이웃하는 활성영역 사이의 거리가 점차 좁아짐에 따라 감광막 패턴(20)의 홀패턴도 좁은 폭을 가져야 하지만 노광 능력의 한계로 좁은 폭을 갖는 감광막 패턴(20)을 구현하기 어려운 문제가 있다. 또한, 콘택홀을 구현하기 위한 마스크 공정에서 마스크 오버레이가 정확하게 맞지 않아 소자분리막을 정의하는 위치에 정확하게 구현되지 못하는 문제가 있다.
본 발명은 6F2 구조를 갖는 반도체 소자의 소자분리막을 정의하기 위하여 콘택홀이 구비된 감광막 패턴을 이용하는데, 감광막 패턴을 정의하기 위한 마스크 오버레이가 정확하게 맞지 않는 경우 소자분리막을 정의하고자 하는 위치에 정확하게 정렬되지 못하여 소자분리막이 정확하게 형성되지 않는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 일측 및 타측에 돌출부를 구비한 라인 타입의 파티션 패턴을 형성하는 단계와 상기 파티션 패턴 측벽에 스페이서를 형성하는 단계와 상기 파티션 패턴을 제거하는 단계와 전체 상부에 하드마스크층을 형성하는 단계와 상기 하드마스크층 상에 상기 일측의 돌출부로부터 상기 타측의 돌출부까지의 폭을 갖는 감광막 패턴을 형성하는 단계와 상기 감광막 패턴을 식각마스크로 상기 스페이서를 식각하는 단계 및 상기 감광막 패턴 및 상기 파티션 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 파티션 패턴을 제거하는 단계 이후 상기 남아있는 스페이서를 식각마스크로 상기 반도체 기판을 식각하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 하드마스크층을 형성하는 단계는 상기 스페이서를 포함하는 상기 반도체 기판 상에 SOC막을 형성하는 단계 및 상기 스페이서와 동일한 높이를 갖도록 상기 SOC막에 평탄화 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 감광막 패턴을 형성하는 단계는 상기 하드마스크층 상에 감광 막을 도포하는 단계 및 라인 앤 스페이서 패턴이 구비된 노광마스크를 이용한 노광 및 현상 공정으로 상기 파티션 패턴의 돌출부 측벽에 구비된 스페이서를 노출시키는 라인 앤 스페이스 패턴를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 스페이서를 식각하는 단계는 상기 파티션 패턴의 돌출부 측벽에 구비된 스페이서를 제거하는 것을 특징으로 한다.
본 발명은 소자분리막을 정의함에 있어 도그 본(dog bone) 패턴을 이용함으로써, 종래에 소자분리막을 정의하기 위한 미세한 콘택홀이 형성되어 있는 노광마스크를 적용하지 않아도 소자분리막을 정확하게 정의할 수 있어 오버레이에 의해 소자분리막이 정확하게 형성되지 않는 문제를 해결하는 효과를 제공한다.
이하에서는 본 발명의 실시예에 따른 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(100) 상에 파티션 패턴(104)을 형성하고, 그 측벽에 스페이서(106)를 형성한다. 이때, 파티션 패턴(104)은 도그 본(dog bone) 형상인 것이 바람직하다. 즉, 라인의 일측 및 타측에 돌출부(104a,104b)를 구비한 패턴인 것이 바람직하다. 보다 자세하게는 돌출부(104a,104b)는 일측과 타측에 지그재그로 돌출된 것이 바람직하다.
도 2b에 도시된 바와 같이, 파티션 패턴(104)을 제거한 후, 스페이서 패턴(106)을 포함하는 피식각층(102)상부에 SOC막(108)을 형성하고, SOC막(108) 상에 감광막(미도시)을 도포한 후, 라인 앤 스페이스 패턴이 구비된 노광마스크를 이용한 노광 및 현상 공정을 수행하여 라인 앤 스페이스 형태의 감광막 패턴(110)을 형성한다. 여기서, SOC막(108)은 스페이서 패턴(106)의 높이와 동일한 높이를 갖도록 평탄화된 것이 바람직하다. 이때, 감광막 패턴(110)은 돌출부(104a,104b)를 덮도록 형성되는 것이 바람직하다.
도 2c에 도시된 바와 같이, 감광막 패턴(110)을 식각마스크로 감광막 패턴(110)에 의해 노출된 스페이서(106) 및 SOC막(108)을 제거한다. 여기서 감광막 패턴(110)을 식각마스크로 식각하게 되면 상술한 돌출부(104a,104b)의 측벽에 형성된 스페이서(106)가 제거된다. 이와 같이 라인 앤 스페이스 형태의 감광막 패턴(110)을 식각마스크로 돌출부(104a,104b)의 측벽에 형성된 스페이서(106)를 제거함으로써 스페이서(106)는 돌출부(104a,104b)와 동일한 폭을 갖으며 SOC막(108) 측벽에 구비된 형태로 남게된다. 이후, 남아있는 감광막 패턴(110)을 제거하고, 감광막 패턴(110) 하부에 남아있는 SOC막(108)을 제거한다. 이 결과 남게되는 스페이서(106)는 활성영역을 정의한다. 그 다음, 도시하지는 않았지만 스페이서(106)를 식각마스크로 반도체 기판(100)을 식각하여 소자분리영역(미도시)를 형성한다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 소자분리막의 형성 과정에 있어 이웃하는 활성영역을 분리하기 위해 사용되는 콘택홀이 구비된 노광마스크를 적용하지 않으므로 노광한계에 따라 콘택홀을 정확하게 정의하기 어 려워 소자분리막이 정확하게 형성되지 않는 문제를 근본적으로 해결할 수 있다. 또한, 종래와 같이 미세 콘택홀 패턴을 포함한 감광막 패턴을 이용하여 스페이서의 일부만을 제거하여 소자분리막을 정의하는 데는 정교한 오버레이가 요구되지만, 본 발명에서와 같이 측벽에 형성되는 스페이서 전체를 제거하는 용도로 라인 앤 스페이스 형태의 감광막 패턴을 정의하는데는 종래 만큼의 정교한 오버레이가 요구되지 않으므로 오버레이 마진을 확보할 수 있어 정확하게 소자분리막을 형성할 수 있는 장점이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 것으로 (ⅰ)은 평면도, (ⅱ)는 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로 (ⅰ)은 평면도, (ⅱ)는 단면도.

Claims (5)

  1. 반도체 기판 상에 일측 및 타측에 돌출부를 구비한 라인 타입의 파티션 패턴을 형성하는 단계;
    상기 파티션 패턴 측벽에 스페이서를 형성하는 단계;
    상기 파티션 패턴을 제거하는 단계;
    전체 상부에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상에 상기 일측의 돌출부로부터 상기 타측의 돌출부까지의 폭을 갖는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 상기 스페이서를 식각하는 단계; 및
    상기 감광막 패턴 및 상기 하드마스크층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 파티션 패턴을 제거하는 단계 이후,
    상기 남아있는 스페이서를 식각마스크로 상기 반도체 기판을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 하드마스크층을 형성하는 단계는
    상기 스페이서와 동일한 높이를 갖도록 상기 SOC막에 평탄화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 감광막 패턴을 형성하는 단계는
    상기 하드마스크층 상에 감광막을 도포하는 단계; 및
    라인 앤 스페이서 패턴이 구비된 노광마스크를 이용한 노광 및 현상 공정으로 상기 파티션 패턴의 돌출부 측벽에 구비된 스페이서를 노출시키는 라인 앤 스페이스 패턴를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 스페이서를 식각하는 단계는
    상기 파티션 패턴의 돌출부 측벽에 구비된 스페이서를 제거하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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