CN106257673B - 半导体器件及其制备方法 - Google Patents
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Abstract
本发明揭示了一种半导体器件的制备方法，包括：提供一衬底，所述衬底上形成有至少一栅极，所述栅极包括依次并排排列的第一区域、第二区域以及第三区域，所述栅极上依次形成有第一掩膜层和第二掩膜层，所述栅极的部分侧壁形成有侧墙；在所述衬底和栅极的表面制备一多晶硅层；去除所述第一区域和第二区域上的所述多晶硅层，去除所述第一区域上的第二掩膜层，并暴露出所述第一区域上的第一掩膜层；去除所述第一区域上的第一掩膜层；在所述第一区域的上表面形成第一硅化物，并使得所述多晶硅层形成第二硅化物。本发明还公开了一种半导体器件。本发明提供的半导体器件及其制备方法能够有效地减少或避免静态随机存储器的短路。
Description
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种半导体器件及其制备方法。
背景技术
随着以电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路产业总产值以每年超过30％的速度发展，静态随机存储器(SRAM)作为一种重要的存储器件被广泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重要部件，其因为具有功耗小，读取速度高等优点而广泛应用于数据的存储。
随着存储单元的小型化和半导体器件的高集成度的需求，静态随机存储器的尺寸越来越小，然而，静态随机存储器中的有源区的关键尺寸、栅极的关键尺寸以及接触孔(contact)的关键尺寸受限于制备工艺的影响，很难进一步的减小。所以，需要去除部分栅极侧壁上的侧墙，并制备一多晶硅层，以用于栅极和栅极之间的连接，或用于栅极和有源区(源极区和漏极区)之间的连接，以减少连接孔的个数，从而减小静态随机存储器的尺寸。
在现有技术中，要进行自对准硅化物的制备，使得暴露的栅极上表面形成第一硅化物，多晶硅层形成第一硅化物。参考图1，在现有的半导体器件1中，衬底100上形成有栅极110，所述栅极110的部分侧壁形成有侧墙112，所述栅极110的部分上表面形成有第一硅化物131，所述栅极110的另一部分上表面形成有掩膜层113，所述掩膜层113上形成有第二硅化物132。但是，第一硅化物131和第二硅化物132之间的距离不足，并且工艺的准确度不高，使得第二硅化物132很容易和栅极110之间相连接，形成电导通，从而造成静态随机存储器的短路。
发明内容
本发明的目的在于，提供一种半导体器件及其制备方法，能够有效地减少或避免静态随机存储器的短路。
为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括：
提供一衬底，所述衬底上形成有至少一栅极，所述栅极包括依次并排排列的第一区域、第二区域以及第三区域，所述栅极上依次形成有第一掩膜层和第二掩膜层，所述栅极的部分侧壁形成有侧墙；
在所述衬底和栅极的表面制备一多晶硅层；
对所述多晶硅层和第二掩膜层进行刻蚀，去除所述第一区域和第二区域上的所述多晶硅层，去除所述第一区域上的第二掩膜层，并暴露出所述第一区域上的第一掩膜层；
去除所述第一区域上的第一掩膜层；以及
在所述第一区域的上表面形成第一硅化物，并使得所述多晶硅层形成第二硅化物。
进一步的，在所述半导体器件的制备方法中，对所述多晶硅层和第二掩膜层进行刻蚀的步骤包括：
对所述第一区域上的多晶硅层进行第一刻蚀，暴露出所述第一区域上的第二掩膜层；
对所述第二掩膜层进行刻蚀，去除所述第一区域上的第二掩膜层；
对所述第二区域上的所述多晶硅层进行第二刻蚀，暴露出所述第二区域上的第二掩膜层。
进一步的，在所述半导体器件的制备方法中，对所述第一区域上的多晶硅层进行第一刻蚀的步骤包括：
在所述多晶硅层上制备一具有刻蚀开口的光刻胶层，所述刻蚀开口暴露出所述第一区域上的多晶硅层；
根据所述刻蚀开口对所述多晶硅层进行刻蚀。
进一步的，在所述半导体器件的制备方法中，对所述第二区域上的所述多晶硅层进行第二刻蚀的步骤包括：
增大所述刻蚀开口的宽度，使所述刻蚀开口暴露出所述第二区域上的多晶硅层；
根据增大的所述刻蚀开口对所述多晶硅层进行刻蚀。
进一步的，在所述半导体器件的制备方法中，通过灰化工艺或者曝光工艺增大所述刻蚀开口的宽度。
进一步的，在所述半导体器件的制备方法中，所述灰化工艺的时间为3s～15s。
进一步的，在所述半导体器件的制备方法中，所述第一掩膜层的材料为氧化物，所述第一掩膜层的厚度为
进一步的，在所述半导体器件的制备方法中，所述第二掩膜层的材料为氮化物或氮氧化物，所述第二掩膜层的厚度为
进一步的，在所述半导体器件的制备方法中，所述第二区域的宽度为3nm～10nm。
根据本发明的另一面，还提供一种半导体器件，包括：
衬底；
所述衬底上形成有至少一栅极，所述栅极的部分侧壁形成有侧墙；
所述栅极包括依次并排排列的第一区域、第二区域以及第三区域；
所述第一区域的上表面形成有第一硅化物，所述第二区域上依次形成有第一掩膜层和第二掩膜层，所述第三区域上的第二掩膜层上形成有第二硅化物。
进一步的，在所述半导体器件中，所述第一掩膜层的材料为氧化物，所述第一掩膜层的厚度为
进一步的，在所述半导体器件中，所述第二掩膜层的材料为氮化物或氮氧化物，所述第二掩膜层的厚度为
进一步的，在所述半导体器件中，所述第二区域的宽度为3nm～10nm。
与现有技术相比，本发明提供的半导体器件及其制备方法具有以下优点：
在本发明提供的半导体器件的制备方法中，所述栅极包括依次并排排列的第一区域、第二区域以及第三区域，所述栅极上依次形成有第一掩膜层和第二掩膜层，在所述衬底和栅极的表面制备一多晶硅层，之后去除所述第一区域和第二区域上的所述多晶硅层，去除所述第一区域上的第二掩膜层和第一掩膜层，然后在所述第一区域的上表面形成第一硅化物，并使得剩余的所述多晶硅层形成第二硅化物，从而使得所述第一硅化物形成于所述第一区域上，所述第二硅化物在所述栅极上的位置仅位于所述第三区域上，所述第二区域上未设置硅化物，从而增加了所述第一硅化物和所述第二硅化物之间的间隔距离，可以有效地避免所述第二硅化物和栅极之间的导电连通，减少或避免静态随机存储器的短路。
附图说明
图1为现有技术中半导体器件的结构示意图；
图2为本发明中半导体器件的制备方法的流程图；
图3-图11为本发明一实施例的半导体器件在制备过程中的结构示意图。
具体实施方式
下面将结合示意图对本发明的半导体器件及其制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供一种半导体器件的制备方法，如图2所示，包括：
步骤S11：提供一衬底，所述衬底上形成有至少一栅极，所述栅极包括依次并排排列的第一区域、第二区域以及第三区域，所述栅极上依次形成有第一掩膜层和第二掩膜层，所述栅极的部分侧壁形成有侧墙；
步骤S12：在所述衬底和栅极的表面制备一多晶硅层；
步骤S13：对所述多晶硅层和第二掩膜层进行刻蚀，去除所述第一区域和第二区域上的所述多晶硅层，去除所述第一区域上的第二掩膜层，并暴露出所述第一区域上的第一掩膜层；
步骤S14：去除所述第一区域上的第一掩膜层；以及
步骤S15：在所述第一区域的上表面形成第一硅化物，并使得所述多晶硅层形成第二硅化物。
经过上述步骤，使得所述第一硅化物形成于所述第一区域上，所述第二硅化物在所述栅极上的位置仅位于所述第三区域上，所述第二区域上未设置硅化物，从而增加了所述第一硅化物和所述第二硅化物之间的间隔距离，可以有效地避免所述第二硅化物和栅极110之间的导电连通，减少或避免静态随机存储器的短路。
以下请参阅图3-图11具体说明本发明的半导体器件及其制备方法，其中，图3-图11为一实施例的半导体器件在制备过程中的结构示意图。
首先，如图3所示，进行步骤S11，提供一衬底200，所述衬底200上形成有至少一栅极210，所述栅极210包括依次并排排列的第一区域a1、第二区域a2以及第三区域a3，所述栅极210上依次形成有第一掩膜层213和第二掩膜层214，所述栅极210的部分侧壁形成有侧墙212。所述衬底200包括阱区201，所述衬底200的上表面形成有有源区202(包括源极区和漏极区)，所述衬底200中还设置有隔离区203，此为本领域的公知常识，在此不作赘述。
在图3中示出了三个所述栅极210，在本发明的其它实施例中，所述衬底200上还可以设置2个、4个、5个或更多的所述栅极210。其中，部分所述栅极210位于所述隔离区203之上，另一部分所述栅极210位于所述隔离区203以外的阱区201中，所述栅极210的位置的设置具体根据设计(design)的需要，在此不做限定。在图3中，所述栅极210包括依次并排排列的第一区域a1、第二区域a2以及第三区域a3，在本发明的其它实施例中，所述栅极210还可以包括其它区域，在此不作赘述。在本实施例中，一个所述栅极210的侧壁上未设置所述侧墙212，所述侧墙212的设置方式的设置具体根据设计(design)的需要，在此不做限定。
其中，所述第一掩膜层213的材料和所述第二掩膜层214的材料不同，较佳的，所述第一掩膜层213的材料为氧化物，所述第二掩膜层214的材料为氮化物或氮氧化物，可以很好地进行掩膜，并方便的去除。优选的，所述第一掩膜层，23的厚度为例如等等，所述第二掩膜层214的厚度为例如等等。
然后进行步骤S12，如图4所示，在所述衬底200和栅极210的表面制备一多晶硅层220，在图4中，所述多晶硅层220还形成于所述侧墙212以及暴露出的栅极210的侧壁。
接着进行步骤S13，对所述多晶硅层220和第二掩膜层214进行刻蚀，去除所述第一区域a1和第二区域a2上的所述多晶硅层220，去除所述第一区域a1上的第二掩膜层214，并暴露出所述第一区域a1上的第一掩膜层213。较佳的，所述步骤S13包括以下子步骤S131-子步骤S133。
进行子步骤S131：对所述第一区域上a1的多晶硅层220进行第一刻蚀，暴露出所述第一区域a1上的第二掩膜层214，具体的，所述子步骤S131包括：
如图5所示，在所述多晶硅层220上制备一具有刻蚀开口222的光刻胶层221，所述刻蚀开口222暴露出所述第一区域a1上的多晶硅层220，在本实施例中，所述刻蚀开口222还暴露出部分所述侧墙212上的多晶硅层220；
如图6所示，根据所述刻蚀开口222对所述多晶硅层220进行刻蚀，去除所述第一区域a1上的多晶硅层220，同时去除部分所述侧墙212上的多晶硅层220，所述侧墙212上的哪部分所述多晶硅层220需要去除具体根据design的第一硅化物的形状决定，在此不做限定。
进行子步骤S132：如图7所示，对所述第二掩膜层214进行刻蚀，去除所述第一区域a1上的第二掩膜层214，在本实施例中，在用干法刻蚀工艺对所述第二掩膜层214进行刻蚀；
进行子步骤S133：对所述第二区域a2上的所述多晶硅层220进行第二刻蚀，暴露出所述第二区域a2上的第二掩膜层214。具体的，所述子步骤S131包括：
如图8所示，增大所述刻蚀开口222的宽度，使所述刻蚀开口222暴露出所述第二区域a2上的多晶硅层220。较佳的，通过灰化工艺或者曝光工艺，去除所述刻蚀开口222侧壁的光刻胶层221，以增大所述刻蚀开口222的宽度，使所述刻蚀开口222暴露出所述第二区域a2上的多晶硅层220，优选的，所述灰化工艺的时间为3s～15s，例如，5s、10s等。在图8中，同时去除所述刻蚀开口222的两个侧壁的光刻胶层221，暴露出所述第一区域a1两侧的所述多晶硅层220；
如图9所示，根据增大的所述刻蚀开口222对所述多晶硅层220进行刻蚀，去除所述刻蚀开口222内的所述多晶硅层220，暴露出所述第二区域a2上的第二掩膜层214，并去除剩余的所述光刻胶层221。
之后进行步骤S14，如图10所示，去除所述第一区域a1上的第一掩膜层213。其中，可以采用湿法刻蚀或干法刻蚀的方法，去除所述第一区域a1上的第一掩膜层213。
最后进行步骤S15，如图11所示，在所述第一区域a1的上表面形成第一硅化物231，并使得所述多晶硅层220形成第二硅化物232，形成如图11所示的半导体器件2。在本实施例中，在所述步骤S15中，采用自对准工艺，使得所述第一区域a1上表面的所述栅极210形成所述第一硅化物231，并使得所述多晶硅层220形成第二硅化物232。
如图11所示，所述半导体器件2包括衬底200，所述衬底200上形成有至少一栅极210，所述栅极210的部分侧壁形成有侧墙212。所述栅极210包括依次并排排列的第一区域a1、第二区域a2以及第三区域a3，所述第一区域a1的上表面形成有第一硅化物231，所述第二区域a2上依次形成有第一掩膜层213和第二掩膜层214，所述第三区域a3上的第二掩膜层214上形成有第二硅化物232，此外，所述第二硅化物232还位于部分所述侧壁212、部分所述衬底200以及未覆盖所述侧壁212的栅极210的侧壁上。
较佳的，所述第二区域a2的宽度K为3nm～10nm，例如5nm、8nm等等，即所述第一区域a1和第三区域a3之间的距离为3nm～10nm，可以有效地避免所述第二硅化物232与所述栅极210电导通。
本发明的较佳实施例如上所述，但是，本发明并不限于上述公开的范围。例如，所述步骤S13并不限于子步骤S131-子步骤S133，在本发明的其他实施例中，还可以先去除所述第一区域a1和第二区域a2上的所述多晶硅232，之后去除所述第一区域a1的第二掩膜层214和第一掩膜层213，亦在本发明的思想范围之内。此外，所述半导体器件2并不限于上述制备方法。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (13)
1.一种半导体器件的制备方法，其特征在于，包括：
提供一衬底，所述衬底上形成有至少一栅极，所述栅极包括依次并排排列的第一区域、第二区域以及第三区域，所述栅极上依次形成有第一掩膜层和第二掩膜层，所述栅极的部分侧壁形成有侧墙；
在所述衬底和栅极的表面制备一多晶硅层；
对所述多晶硅层和第二掩膜层进行刻蚀，去除所述第一区域和第二区域上的所述多晶硅层，去除所述第一区域上的第二掩膜层，并暴露出所述第一区域上的第一掩膜层；
去除所述第一区域上的第一掩膜层；以及
在所述第一区域的上表面形成第一硅化物，并使得所述多晶硅层形成第二硅化物。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，对所述多晶硅层和第二掩膜层进行刻蚀的步骤包括：
对所述第一区域上的多晶硅层进行第一刻蚀，暴露出所述第一区域上的第二掩膜层；
对所述第二掩膜层进行刻蚀，去除所述第一区域上的第二掩膜层；
对所述第二区域上的所述多晶硅层进行第二刻蚀，暴露出所述第二区域上的第二掩膜层。
3.如权利要求2所述的半导体器件的制备方法，其特征在于，对所述第一区域上的多晶硅层进行第一刻蚀的步骤包括：
在所述多晶硅层上制备一具有刻蚀开口的光刻胶层，所述刻蚀开口暴露出所述第一区域上的多晶硅层；
根据所述刻蚀开口对所述多晶硅层进行刻蚀。
4.如权利要求3所述的半导体器件的制备方法，其特征在于，对所述第二区域上的所述多晶硅层进行第二刻蚀的步骤包括：
增大所述刻蚀开口的宽度，使所述刻蚀开口暴露出所述第二区域上的多晶硅层；
根据增大的所述刻蚀开口对所述多晶硅层进行刻蚀。
5.如权利要求4所述的半导体器件的制备方法，其特征在于，通过灰化工艺或者曝光工艺增大所述刻蚀开口的宽度。
6.如权利要求5所述的半导体器件的制备方法，其特征在于，所述灰化工艺的时间为3s～15s。
7.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第一掩膜层的材料为氧化物，所述第一掩膜层的厚度为
8.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第二掩膜层的材料为氮化物或氮氧化物，所述第二掩膜层的厚度为
9.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第二区域的宽度为3nm～10nm。
10.一种半导体器件，其特征在于，包括：
衬底；
所述衬底上形成有至少一栅极，所述栅极的部分侧壁形成有侧墙；
所述栅极包括依次并排排列的第一区域、第二区域以及第三区域；
所述第一区域的上表面形成有第一硅化物，所述第二区域上依次形成有第一掩膜层和第二掩膜层，所述第三区域上的第二掩膜层上形成有第二硅化物，并且所述第一硅化物层和所述第二硅化物层之间间隔所述第二区域。
11.如权利要求10所述的半导体器件，其特征在于，所述第一掩膜层的材料为氧化物，所述第一掩膜层的厚度为
12.如权利要求10所述的半导体器件，其特征在于，所述第二掩膜层的材料为氮化物或氮氧化物，所述第二掩膜层的厚度为
13.如权利要求10所述的半导体器件，其特征在于，所述第二区域的宽度为3nm～10nm。
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| US6171954B1 (en) * | 1998-06-12 | 2001-01-09 | United Microelectronics Corp. | Method of manufacturing self-aligned contact |
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- 2015-06-19 CN CN201510348852.4A patent/CN106257673B/zh active Active
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