KR101095078B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 셀 영역 보다 주변회로 영역에 두꺼운 두께를 갖는 제 1 하드마스크층을 형성하는 단계와, 상기 상기 셀 영역의 상기 제 1 하드마스크층 상부에 필라패턴을 형성하는 단계와, 상기 필라패턴 측벽 및 상기 주변회로 영역의 상기 제 1 하드마스크층 측벽에 스페이서 패턴을 형성하는 단계와, 상기 필라패턴을 제거하는 단계와, 상기 스페이서 패턴을 식각마스크로 제 1 하드마스크층을 식각하여 셀 영역에 저장전극 영역 및 가드링 영역을 형성하는 단계를 포함하여, 스페이서 패터닝을 이용하여 셀 영역에 저장전극영역을 형성함과 동시에 셀 영역과 주변회로 영역의 경계부에 가드링 영역을 형성하여 저장전극 형성 후 수행되는 딥 아웃 시 주변회로 영역에 영향을 주지 않도록 하여 반도체 소자 공정의 완성도를 향상시킬 수 있다.

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 스페이서 패터닝을 통해서 홀패턴을 형성하는 경우, 셀 영역과 주변회로 영역의 경계부에 가드링의 형성을 용이하게 할 수 있는 반도체 소자의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
미세 패턴을 형성하는 방법에는 이중 패터닝 기술(DPT, Double Patterning Technology)이 있는데, 이는 패턴 주기의 2배의 주기를 갖는 패턴을 노광하고 식각한 후 그 사이 사이에 이와 동일하게 패턴 주기의 2배 주기를 갖는 2번째 패턴을 노광하고 식각하는 이중 노광 식각 기술(DE2T, Double Expose Etch Technology)과, 스페이서(Spacer)를 이용하는 스페이서 패터닝 기술(SPT, Spacer Patterning Technology)로 나눌 수 있다.
여기서, 스페이서 패터닝 기술은 1차원 패턴 뿐만 아니라 2차원 패턴에서도 적용될 수 있는데 예컨대, 1차원 패턴은 라인 앤 스페이스 패턴을 일컫으며 2차원 패턴은 홀 패턴을 일컫는다.
1차원 패턴의 스페이서 패터닝은 라인패턴의 측벽에 스페이서 패턴을 형성한 후, 라인패턴을 제거하고 남아있는 스페이서 패턴을 식각마스크로 하부의 피식각층을 식각하는 방법이다. 그리고, 2차원 패턴의 스페이서 패터닝은 필라패턴의 측벽에 스페이서 패턴을 형성한 후, 필라패턴을 제거하고 남아있는 스페이서 패턴을 식각마스크로 하부의 피식각층을 식각하는 방법이다. 여기서, 필라패턴 측벽에 형성된 스페이서 패턴에 의해 대각선으로 이웃한 필라패턴의 사이에는 홀이 존재하게 된다. 따라서, 스페이서 패턴을 식각마스크로 필라패턴이 제거된 영역 뿐만 아니라 대각선으로 이웃한 필라패턴의 사이에 구비된 홀 하부의 하부 피식각층을 식각함으로써 홀패턴을 형성한다. 이와같이 형성된 홀패턴은 콘택플러그를 형성하기 위한 용도 이외에도 저장전극을 형성하기 위한 용도로 사용될 수 있다.
셀 영역 내에서는 상술한 바와 같이 스페이서 패터닝을 이용하여 1차원 패턴 또는 2차원 패턴을 미세하게 패터닝할 수 있지만, 셀 영역과 주변회로 영역의 사이 경계부의 처리가 어려울 수 있다. 예를 들면, 스페이서 패터닝을 통하여 실린더 타입(cylinder type)의 저장전극을 형성하는 경우, 저장전극을 형성한 후 수행되는 딥 아웃(dip-out) 시 셀 영역에만 딥 아웃이 수행되도록 하기 위해 셀 영역과 주변회로 영역 사이 경계부에 가드링을 형성하여야 한다. 그러나, 스페이서 패터닝과 동시에 가드링을 형성하기 어려워 반도체 소자 공정의 완성도를 높이는데 한계가 있다.
본 발명은 스페이서 패터닝 시 셀 영역과 주변회로 영역의 경계부의 처리가 어려워 저장전극 형성 후에 수행되는 딥 아웃공정이 셀 영역과 주변회로 영역에 분리되지 않고 수행되는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 셀 영역 보다 주변회로 영역이 두꺼워 단차부를 갖는 제 1 하드마스크층을 형성하는 단계와, 상기 셀 영역의 상기 제 1 하드마스크층 상부에 필라패턴을 형성하는 단계와, 상기 필라패턴 측벽 및 상기 주변회로 영역의 상기 제 1 하드마스크층의 단차부에 스페이서 패턴을 형성하는 단계와, 상기 필라패턴을 제거하는 단계와, 상기 스페이서 패턴을 식각마스크로 제 1 하드마스크층을 식각하여 셀 영역에 저장전극 영역 및 가드링 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제 1 하드마스크층을 형성하는 단계 이후 상기 제 1 하드마스크층 상부에 제 2 하드마스크층 및 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 셀 영역 보다 상기 주변회로 영역이 두꺼워 단차부를 갖는 상기 제 1 하드마스크층을 형성하는 단계는 상기 반도체 기판 상에 제 1 하드마스크층을 형성하는 단계와, 상기 셀 영역을 노출시키는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 상기 셀 영역의 상기 제 1 하드마스크층을 상기 단차부만큼 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 필라패턴을 형성하는 단계는 상기 제 1 하드마스크층 상부에 감광막을 도포하는 단계와, 상기 감광막에 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 감광막 패턴은 일정간격으로 이격된 섬타입으로 형성되는 것을 특징으로 한다.
그리고, 상기 셀 영역의 최외곽에 형성되는 감광막 패턴은 이웃하는 감광막 패턴 사이의 간격보다 큰 폭으로 상기 주변회로영역으로부터 이격되어 형성되는 것을 특징으로 한다.
그리고, 상기 스페이서 패턴을 형성하는 단계는 상기 필라패턴을 포함하는 전체 상부에 스페이서용 절연막을 형성하는 단계와, 상기 스페이서용 절연막에 에치백을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 영역은 상기 스페이서 패턴의 내측영역 및 외측영역 중 적어도 어느 하나 이상의 영역의 하부의 상기 제 1 하드마스크층이 식각되어 형성되는 것을 특징으로 한다.
그리고, 상기 가드링 영역은 상기 저장전극 영역의 최외곽을 둘러싸는 형태의 트렌치로 형성되는 것을 특징으로 한다.
본 발명은 스페이서 패터닝을 이용하여 셀 영역에 저장전극 영역을 형성함과 동시에, 셀 영역과 주변회로 영역의 경계부에 가드링을 형성하여 저장전극 형성 후 수행되는 딥 아웃 시 주변회로 영역에 영향을 주지 않도록 하여 반도체 소자 공정의 완성도를 향상시킬 수 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 (ⅰ)의 x-x'를 자른 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 (ⅰ)의 x-x'를 자른 단면도이고, 도 2는 본 발명에 따른 본 발명에 따른 반도체 소자를 나타낸 전자주사현미경(SEM(Scanning Electron Microscope)) 사진이다.
도 1a에 도시된 바와 같이, 주변회로 영역(A) 및 셀 영역(B)을 포함하는 반도체 기판(100)상에 하드마스크층(102,104)을 형성한다. 도 1a에는 도시되어 있지는 않지만 반도체 기판(100) 상부에는 여러 하부구조물이 구비될 수 있으며 편의상 도 1a에서는 생략한다. 여기서, 하드마스크층(102)은 셀 영역(B) 보다 주변회로 영역(A)이 두꺼워 단차부를 갖도록 형성하는 것이 바람직하다. 보다 자세하게는 주변회로 영역(A)에 남아있는 하드마스크층(102)의 두께로 전체 면적에 하드마스크층(102)을 형성한 후, 셀 영역(B)을 오픈하는 마스크(미도시)를 이용하여 주변회로 영역(A)을 덮는 감광막 패턴(미도시)을 형성한다. 그리고, 감광막 패턴(미도시)을 식각마스크로 셀 영역(B)의 하드마스크층(102)을 단차부만큼 식각하여 단차가 유발되도록 형성하는 것이 바람직하다. 여기서, 단차가 유발되도록 셀 영역(B)의 하드마스크층(102)을 소정두께 식각하는 이유는 주변회로 영역(A)에 하드마스크층(102)이 남아 있도록 하여 주변회로 영역(A)을 덮도록 하기 위함이다.
도 1b에 도시된 바와 같이, 하드마스크층(104) 상부에 반사방지막(106)을 형성한다. 이어서, 셀 영역에 필라패턴(108)을 형성한다. 여기서, 필라패턴(108)은 감광막 패턴인 것이 바람직하다. 평면도(ⅰ)에 도시된 바와 같이, 필라패턴(108)은 일정간격으로 이격된 섬타입의 패턴인 것이 바람직하다. 그리고, 셀 영역의 최외곽에 형성되는 필라패턴(108)은 이웃하는 필라패턴(108) 사이의 간격보다 더 큰 폭으로 주변회로영역(A)으로부터 이격되는 것이 바람직하다.
도 1c에 도시된 바와 같이, 필라패턴(108)을 포함하는 전체 상부에 스페이서용 절연막(110)을 형성한다. 여기서, 스페이서용 절연막(110)은 산화막인 것이 바람직하다.
도 1d에 도시된 바와 같이, 스페이서 패터닝을 수행하여 필라패턴(108) 상부의 스페이서용 절연막(110)을 제거하고 스페이서 패턴(110a,110b)을 형성한다. 스페이서 패턴(110a)은 필라패턴(108)의 측벽에 형성되므로 대각선으로 이웃한 스페이서 패턴(110a) 사이에도 마름모 형태로 반사방지막이 노출되게 된다. 여기서 마름모 형태로 노출된 반사방지막은 후속 공정에서 식각되어 저장전극 예정 영역이 된다. 이는 스페이서 패턴(110a)에 의해 스페이서 패턴(110a)의 내측영역 뿐만 아니라 스페이서 패턴(110a)의 외측영역도 저장전극 형성 예정 영역이 될 수 있도록 하여 미세한 폭으로 용이하게 형성될 수 있도록 한다. 여기서, 주변회로영역(A)에서 돌출된 하드마스크층(102)에 의해 단차가 형성된 반사방지막(106)의 측벽에 형성된 스페이서 패턴(110b)은 후속 공정에서 가드링을 형성하기 위하여 형성된다.
도 1e 및 도 1f에 도시된 바와 같이, 스페이서 패턴(110a,110b)을 식각마스크로 반사방지막(106) 및 하드마스크층(104)을 식각하여 하드마스크층 패턴(104a)을 형성한다(도 1e). 하드마스크층 패턴(104a)을 식각마스크로 하드마스크층(102)을 식각하여 반도체 기판(100)이 노출되도록 트렌치(112a,112b) 및 하드마스크층 패턴(102a)을 형성한다(도 1f). 여기서 트렌치(112a)는 스페이서 패턴(110a)의 내측영역 및 외측영역 중 적어도 어느 하나 이상의 영역 하부의 하드마스크층(102)이 식각되어 형성되는 것이 바람직하다. 트렌치(112a)는 후속 공정에서 저장전극이 형성될 영역이 되는 것이 바람직하고, 트렌치(112b)는 후속 공정에서 가드링 영역이 되는 것이 바람직하다. 이하에서는 편의상 트렌치(112a)는 저장전극 영역이라 한다. 여기서, 가드링 영역은 저장전극 영역을 둘러싸도록 하여 저장전극을 형성한 후 딥 아웃을 수행할 때 전체 영역이 아닌 셀 영역에만 수행되도록 하는 역할을 한다. 따라서, 셀 영역에 존재하는 하드마스크층 패턴(102)만을 용이하게 제거할 수 있다. 이를위해, 가드링 영역은 최외곽 트렌치(112a)의 주변부를 감싸는 형태인 것이 바람직하다.
삭제
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 셀 영역 보다 주변회로 영역에 두꺼운 두께를 갖는 하드마스크층을 형성하여 단차를 형성함으로써 셀 영역에서 스페이서 패터닝을 통하여 저장전극 예정 영역을 형성하는 동안 주변회로 영역이 노출되지 않도록 하여 절연할 수 있고, 저장전극 예정 영역의 주변부에 가드링을 형성함으로써 저장전극 형성 이후 수행되는 딥 아웃시 주변회로 영역이 손상되는 것을 방지할 수 있다.

Claims (9)

  1. 반도체 기판 상에 셀 영역 보다 주변회로 영역이 두꺼워 단차부를 갖는 제 1 하드마스크층을 형성하는 단계;
    상기 셀 영역의 상기 제 1 하드마스크층 상부에 필라패턴을 형성하는 단계;
    상기 필라패턴 측벽 및 상기 주변회로 영역의 상기 제 1 하드마스크층의 단차부에 스페이서 패턴을 형성하는 단계;
    상기 필라패턴을 제거하는 단계; 및
    상기 스페이서 패턴을 식각마스크로 제 1 하드마스크층을 식각하여 셀 영역에 저장전극 영역 및 가드링 영역을 형성하는 단계를 포함하되,
    상기 셀 영역 보다 상기 주변회로 영역이 두꺼워 단차부를 갖는 상기 제 1 하드마스크층을 형성하는 단계는
    상기 반도체 기판 상에 제 1 하드마스크층을 형성하는 단계;
    상기 셀 영역을 노출시키는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각마스크로 상기 셀 영역의 상기 제 1 하드마스크층을 상기 단차부만큼 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 제 1 하드마스크층을 형성하는 단계 이후,
    상기 제 1 하드마스크층 상부에 제 2 하드마스크층 및 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 삭제
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 필라패턴을 형성하는 단계는
    상기 제 1 하드마스크층 상부에 감광막을 도포하는 단계; 및
    상기 감광막에 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 4에 있어서,
    상기 감광막 패턴은
    일정간격으로 이격된 섬타입으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    청구항 4에 있어서,
    상기 셀 영역의 최외곽에 형성되는 감광막 패턴은 이웃하는 감광막 패턴 사이의 간격보다 큰 폭으로 상기 주변회로영역으로부터 이격되어 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 스페이서 패턴을 형성하는 단계는
    상기 필라패턴을 포함하는 전체 상부에 스페이서용 절연막을 형성하는 단계; 및
    상기 스페이서용 절연막에 에치백을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 저장전극 영역은
    상기 스페이서 패턴의 내측영역 및 외측영역 중 적어도 어느 하나 이상의 영역 하부의 상기 제 1 하드마스크층이 식각되어 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 가드링 영역은
    상기 저장전극 영역의 최외곽을 둘러싸는 형태의 트렌치로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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