KR100909764B1 - 반도체 소자의 형성 방법 - Google Patents
반도체 소자의 형성 방법 Download PDFInfo
- Publication number
- KR100909764B1 KR100909764B1 KR1020070110668A KR20070110668A KR100909764B1 KR 100909764 B1 KR100909764 B1 KR 100909764B1 KR 1020070110668 A KR1020070110668 A KR 1020070110668A KR 20070110668 A KR20070110668 A KR 20070110668A KR 100909764 B1 KR100909764 B1 KR 100909764B1
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- layer
- hard mask
- forming
- pillar
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 75
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000000463 material Substances 0.000 claims abstract description 18
- 125000006850 spacer group Chemical group 0.000 claims abstract description 16
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 238000002425 crystallisation Methods 0.000 claims description 4
- 230000008025 crystallization Effects 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000011810 insulating material Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000000945 filler Substances 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 24
- 238000001035 drying Methods 0.000 description 4
- 230000007261 regionalization Effects 0.000 description 4
- 230000018109 developmental process Effects 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910021642 ultra pure water Inorganic materials 0.000 description 3
- 239000012498 ultrapure water Substances 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 미세한 크기의 필라(Pillar) 패턴 또는 아일랜드(Island) 패턴 형성을 위한 마스크 패턴 형성 공정 마진이 점점 감소되는 문제를 해결하기 위하여, 콘택홀 형성 공정을 이용하여 필라 패턴 또는 아일랜드 패턴을 정의하고, 스페이서 형성 공정을 이용하여 콘택홀 내부를 하드마스크 물질로 매립함으로써, 필라 패턴 또는 아일랜드 패턴 형성을 위한 마스크 패턴 형성 공정 마진을 증가시키고, 반도체 소자의 형성 공정 수율 및 신뢰성을 향상시킬 수 있도록 하는 발명에 관한 것이다.
Description
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 2a 내지 도 2c는 본 발명에 따른 제 2 하드마스크 패턴 형성 방법을 도시한 단면도들.
< 도면의 주요부분에 대한 부호의 설명 >
100 : 반도체 기판 110 : 피식각층
115 : 필라(Pillar) 패턴 또는 아일랜드(Island) 패턴
120 : a-C(amorphous Carbon)층
125 : a-C 패턴 130 : SiON층
135 : SiON 패턴 140 : 산화막층
145 : 산화막 패턴 150 : 감광막 패턴
160 : 제 2 하드마스크 패턴 170 : 마스크 패턴
220 : 제 1 하드마스크층 245 : 산화막 패턴
260 : 제 2 하드마스크 물질 265 : 제 2 하드마스크 패턴
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 미세한 크기의 필라(Pillar) 패턴 또는 아일랜드(Island) 패턴 형성을 위한 마스크 패턴 형성 공정 마진이 점점 감소되는 문제를 해결하기 위하여, 콘택홀 형성 공정을 이용하여 필라 패턴 또는 아일랜드 패턴을 정의하고, 스페이서 형성 공정을 이용하여 콘택홀 내부를 하드마스크 물질로 매립함으로써, 필라 패턴 또는 아일랜드 패턴 형성을 위한 마스크 패턴 형성 공정 마진을 증가시키고, 반도체 소자의 형성 공정 수율 및 신뢰성을 향상시킬 수 있도록 하는 발명에 관한 것이다.
반도체 소자의 초고집적화 추세는 미세패턴 형성 기술의 발전에 큰 영향을 주고 있으며, 특히 감광막 패턴의 형성 공정은 반도체 소자의 형성 공정에 있어서 매우 중요한 공정이다. 또한, 반도체 소자의 집적도가 증가할수록 필라(Pillar) 패턴 또는 아일랜드(Island) 패턴의 형성을 위한 공정과 리소그래피의 기술은 고집적 메모리소자 실현의 관건이 되고 있다.
필라(Pillar) 패턴 또는 아일랜드(Island) 패턴은 독립적으로 형성되는 기둥형 또는 막대형 패턴을 말하는데 이를 형성하기 위한 감광막 패턴을 형성할 경우 쓰러짐 문제가 발생한다.
감광막 패턴의 쓰러짐 현상은 크게 두 가지 현상으로 나타나는데, 그 첫 번째는 감광막 패턴과 반도체 기판 간의 접착력(adhesion)이 약하여 감광막 패턴이 반도체 기판으로부터 떨어져 나가는 것(peeling)이고, 두 번째는 감광막 패턴 자체가 물리적으로 단단하지 못하여 패턴이 휘어지거나 부러지는 것이다.
상기와 같은 감광막 패턴의 쓰러짐 현상은 반도체 소자의 집적도가 높아질수록 더욱 증가 된다. 이는 직접도가 높아질수록 감광막 패턴의 CD(critical dimansion)은 감소하는데 반하여 감광막의 두께는 그대로이거나 증가해야 하므로, 감광막 패턴의 종횡비(aspect ratio)가 증가하여 발생하는 것이다.
또한, 습식 현상 공정(wet development process)은 먼저 현상액을 이용하여 감광막을 처리하고, 초순수(deionized water)로 세척한 다음, 웨이퍼를 고속으로 회전시키는 스핀 드라이(spin dry)방법으로 건조시키는 단계로 진행되는데, 상기 건조공정이 시작되는 순간에 감광막 패턴의 쓰러짐 현상이 발생하게 된다.
이때, 상기 감광막 패턴의 쓰러짐 현상은 패턴 간에 채워져 있던 초순수가 스핀 드라이 공정이 시작되면서 갑자기 증발하는 순간에 패턴과 패턴 사이의 간격의 중심부 쪽으로 인력이 작용하기 때문이며, 그 결과 감광막 패턴 중에서 인력을 견디지 못한 경우 쓰러지게 된다.
그리고, 감광막 패턴 사이에 간격이 중심부 쪽으로 거리와 압력의 크기는 초순수의 표면장력과 감광막 패턴의 종횡비에 비례하고, 감광막 패턴 사이에서 초순수의 표면에 형성되는 곡면의 반지름에 반비례한다.
건식 현상 공정은 습식 현상 공정에 비하여 감광막 패턴의 쓰러짐 현상 측면에서 유리하다. 왜냐하면, 습식 현상 공정에서 감광막 패턴의 쓰러짐이 발생되는 종횡비에서도 건식 현상 공정에서는 감광막 패턴의 쓰러짐 현상이 발생하지 않기 때문이다. 하지만, 종횡비가 높아짐에 따라서 건식 현상 공정에서도 한계가 발생하고 감광막 패턴의 쓰러짐 현상이 발견되었다.
또한, 상기 건식 현상 공정에서는 감광막 패턴이 떨어져 나가는 현상보다는 주로 감광막 패턴이 구부러지거나 휘어지는 양상으로 나타났다. 이는 건식 현상 공정에서는 건식 현상 공정이 진행된 후에 대기 중으로 웨이퍼가 노출될 때에 대기 중의 수분이 감광막패턴의 표면에 응집되고, 이로 인하여 감광막패턴이 휘어지게 되는 문제점이 발생하게 된다.
상기와 같이 필라(Pillar) 패턴 또는 아일랜드(Island) 패턴을 형성하는데 있어 반도체 소자가 고집적화될수록 감광막 패턴 형성 공정 마진은 점점 감소되고 불량 발생에 의한 반도체 소자의 수율 저하 및 신뢰성 저하 문제가 점점 심각하게 나타나고 있다.
상기 문제점을 해결하기 위하여, 본 발명은 콘택홀 형성 공정을 이용하여 필라(Pillar) 패턴 또는 아일랜드 패턴을 정의하고, 스페이서 형성 공정을 이용하여 콘택홀 내부를 하드마스크 물질로 매립함으로써, 필라(Pillar) 패턴 또는 아일랜드(Island) 패턴 형성을 위한 마스크 패턴 형성 공정 마진을 증가시킬 수 있도록 하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은
반도체 기판 상부에 피식각층을 형성하는 단계와,
상기 피식각층 상에 희생막 패턴을 형성하는 단계와,
스페이서 형성 공정을 이용하여 하드마스크용 절연물질로 상기 희생막 패턴 을 매립하는 단계와,
상기 희생막 패턴을 제거하여 하드마스크 패턴을 형성하는 단계 및
상기 하드마스크 패턴을 이용하여 상기 피식각층을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 피식각층과 희생산화막 사이에 하드마스크층을 더 형성하는 것을 특징으로 하고, 상기 하드마스크층은 a-C(amorphous Carbon)층을 포함하는 것을 특징으로 하고, 상기 하드마스크층은 a-C(amorphous Carbon)층 및 SiON의 적층 구조를 포함하는 것을 특징으로 한다.
아울러, 본 발명의 일실시예에 따른 반도체 소자의 형성 방법은
반도체 기판 상부에 피식각층을 형성하는 단계와,
상기 제 1 하드마스크층을 형성하는 단계와,
상기 제 1 하드마스크층 상부에 필라(Pillar) 또는 아일랜드(Island) 패턴 영역을 노출시키는 마스크 패턴을 형성하는 단계와,
스페이서 형성 공정을 이용하여 상기 필라 또는 아일랜드 패턴 영역의 내부에 제 2 하드마스크 물질을 매립하는 단계와,
상기 마스크 패턴을 제거하여 필라 또는 아일랜드 패턴을 정의하는 제 2 하드마스크 패턴을 형성하는 단계와,
상기 제 2 하드마스크 패턴을 마스크로 상기 제 1 하드마스크층을 식각하고 제 1 하드마스크 패턴을 형성하는 단계 및
상기 제 1 및 제 2 하드마스크 패턴을 마스크로 상기 피식각층을 식각하여 필라 또는 아일랜드 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 하드마스크층은 a-C(amorphous Carbon)층인 것을 특징으로 하고, 상기 a-C(amorphous Carbon)층 상부에는 SiON을 더 형성하는 것을 특징으로 하고, 상기 제 2 하드마스크 물질은 폴리실리콘층 및 테오스(TEOS)막 중 선택된 어느 하나인 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
필라(Pillar) 패턴 또는 아일랜드(Island) 패턴 형성을 위한 마스크 패턴을 종래 기술에서와 같이 감광막 패턴으로 직접 형성하지 않고, 별도의 하드마스크 패턴을 형성하는 방법을 사용하되, 미세한 크기의 필라(Pillar) 패턴 또는 아일랜드(Island) 패턴을 정의하는 하드마스크 패턴을 직접 정의하여 형성할 경우 리소그래피 공정 마진이 감소되므로 콘택홀 형성 공정 및 스페이서 형성 공정을 이용하여 하드마스크 패턴 형성 공정 마진을 향상시킬 수 있도록 한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)에 필라(Pillar) 패턴 또는 아일랜드(Island) 패턴 형성을 위한 피식각층(110)을 형성한다.
다음에는, 피식각층(110) 상부에 제 1 하드마스크 물질로 a-C(amorphous Carbon)층(120)을 형성한다. 이때, a-C(amorphous Carbon)층(120)은 얇은 두께로 하드마스크로서의 기능을 충실히 수행할 수 있으므로 미세 패턴 형성공정에서 주로 사용된다. 그러나 a-C(amorphous Carbon)층(120)은 단차 피복성이 좋지 못하므로 그 상부에 SiON층(130)을 더 형성하여 a-C(amorphous Carbon)층(120)의 단점을 보완 할 수 있도록 한다.
그 다음에는, SiON층(130) 상부에 제 2 하드마스크 패턴 형성을 위한 산화막층(140)을 형성한다.
그 다음에는, 산화막층(140) 상부에 필라 패턴 또는 아일랜드 패턴 영역을 노출시키는 감광막 패턴(150)을 형성한다.
도 1b를 참조하면, 감광막 패턴(150)을 마스크로 산화막층(140)을 식각하여 필라 패턴 또는 아일랜드 패턴 영역을 노출시키는 산화막 패턴(145)을 형성한다.
다음에는, 감광막 패턴(150)을 제거한다.
도 1c를 참조하면, 산화막 패턴(145) 사이의 영역에 제 2 하드마스크 물질을 매립한다. 이때, 제 2 하드마스크 물질은 폴리실리콘층 및 테오스(TEOS)막 중 선택된 어느 하나를 이용하는 것이 바람직하며, 매립 공정은 스페이서 형성 공정을 이용하여 형성한다. 스페이서 형성 공정은 제 2 하드마스크 물질이 산화막 패턴(145) 사이의 영역에 완전히 매립되지 않는 정도로 실시하는 것을 뜻한다.
여기서, 제 2 하드마스크 물질이 되는 폴리실리콘층 또는 테오스(TEOS)막은 그 두께 조절을 용이하게 실시할 수 있으므로, 스페이서 형성 공정을 수행하면서 산화막 패턴(145) 사이의 영역이 차단될 수 있도록 한다. 따라서, 최소한의 노력으로 산화막 패턴(145) 사이의 영역을 매립할 수 있도록 한다.
그 다음에는, 에치백(Etch Back) 또는 화학기계적연마(Chemical Mechanical Polishing; CMP) 공정을 수행하여 산화막 패턴(145) 상부에 형성된 폴리실리콘층 또는 테오스(TEOS)막을 제거하여 제 2 하드마스크 패턴(160)을 형성한다.
도 1d를 참조하면, 산화막 패턴(145)을 제거한다. 따라서, 잔류하는 제 2 하드마스크 패턴(160)은 필라 패턴 또는 아일랜드 패턴을 정의하는 마스크 패턴이 된다.
도 1e를 참조하면, 제 2 하드마스크 패턴(160)을 마스크로 SiON층(130) 및 a-C(amorphous Carbon)층(120)을 순차적으로 식각하여 필라 패턴 또는 아일랜드 패턴을 정의하는 SiON 패턴(135) 및 a-C 패턴(125)을 형성한다.
다음에는, 이와 같이 형성된 a-C 패턴(125), SiON 패턴(135) 및 제 2 하드마스크 패턴(160)은 필라 패턴 또는 아일랜드 패턴을 정의하는 마스크 패턴(170)이 라 한다. 상술한 바와 같이, 스페이서 형성 공정을 이용한 마스크 패턴(170)을 형성함으로써 마스크 패턴(170)이 쓰러지거나 손상되는 문제 없이 미세한 크기로 정의될 수 있도록 한다.
도 1f를 참조하면, 마스크 패턴(170)을 이용하여 피식각층(110)을 식각한다.
이와 같이 식각된 피식각층 패턴은 필라 패턴 또는 아일랜드 패턴(115)이 된다.
다음에는, 마스크 패턴(170)을 제거한다.
도 2a 내지 도 2c는 본 발명에 따른 제 2 하드마스크 패턴 형성 방법을 도시한 단면도들로, 스페이서 형성 공정을 이용한 방법을 설명하기 위한 것이다.
도 2a를 참조하면, 제 1 하드마스크층(220) 상부에 필라 패턴 또는 아일랜드 패턴 영역을 노출시키는 산화막 패턴(245)을 형성한다.
도 2b를 참조하면, 전체 표면에 제 2 하드마스크 물질(260)을 형성한다. 이때, 스페이서 형성 공정을 이용하는데 스페이서 형성 공정에서는 일반적으로 폴리실리콘을 사용하므로 제 2 하드마스크 물질(260)로 폴리실리콘을 사용할 수 있다. 또한, 제 2 하드마스크 물질(260)은 하부의 피식각층(110)과 식각 선택비가 큰 물질이어야 하므로, a-C 층을 사용하는 것이 바람직하다.
도 2c를 참조하면, 에치백(Etch Back) 공정을 수행하여 필라 패턴 또는 아일랜드 패턴을 정의하는 제 2 하드마스크 패턴(265)을 형성한다. 이때, 에치맥 공정이 용이하지 않을 경우 화학기계적연마(Chemical Mechanical Polishing; CMP) 공정을 이용할 수도 있다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 미세한 크기의 필라(Pillar) 패턴 또는 아일랜드(Island) 패턴 형성을 위한 마스크 패턴을 형성하는데 있어서 하드마스크 패턴을 직접 정의하여 형성할 경우 리소그래피 공정 마진이 감소되므로, 기둥형 패턴 형성 공정보다는 공정 마진이 좋은 콘택홀 형성 공정을 이용하고, 콘택홀을 매립하는 스페이서 형성 공정을 이용함으로써, 필라(Pillar) 패턴 또는 아일랜드(Island) 패턴 형성 공정을 용이하게 실시할 수 있도록 한다.
본 발명에 따른 반도체 소자의 형성 방법은 콘택홀 형성 공정을 이용하여 필라(Pillar) 패턴 또는 아일랜드 패턴을 정의하고, 스페이서 형성 공정을 이용하여 콘택홀 내부를 하드마스크 물질로 매립함으로써, 필라(Pillar) 패턴 또는 아일랜드(Island) 패턴 형성을 위한 마스크 패턴 형성 공정 마진을 증가시킬 수 있다. 따라서, 반도체 소자의 형성 공정 수율 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (8)
- 반도체 기판 상부에 피식각층을 형성하는 단계;상기 피식각층 상에 희생막 패턴을 형성하는 단계;스페이서 형성 공정을 이용하여 하드마스크용 절연물질로 상기 희생막 패턴을 매립하는 단계;상기 희생막 패턴을 제거하여 하드마스크 패턴을 형성하는 단계; 및상기 하드마스크 패턴을 이용하여 상기 피식각층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 피식각층과 희생막 사이에 하드마스크층을 더 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 2 항에 있어서,상기 하드마스크층은 a-C(amorphous Carbon)층을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 2 항에 있어서,상기 하드마스크층은 a-C(amorphous Carbon)층 및 SiON의 적층 구조를 포함 하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 반도체 기판 상부에 피식각층을 형성하는 단계;상기 피식각층 상부에 제 1 하드마스크층을 형성하는 단계;상기 제 1 하드마스크층 상부에 필라(Pillar) 또는 아일랜드(Island) 패턴 영역을 노출시키는 마스크 패턴을 형성하는 단계;스페이서 형성 공정을 이용하여 상기 필라 또는 아일랜드 패턴 영역의 내부에 제 2 하드마스크 물질을 매립하는 단계;상기 마스크 패턴을 제거하여 필라 또는 아일랜드 패턴을 정의하는 제 2 하드마스크 패턴을 형성하는 단계;상기 제 2 하드마스크 패턴을 마스크로 상기 제 1 하드마스크층을 식각하고 제 1 하드마스크 패턴을 형성하는 단계; 및상기 제 1 및 제 2 하드마스크 패턴을 마스크로 상기 피식각층을 식각하여 필라 또는 아일랜드 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 5 항에 있어서,상기 제 1 하드마스크층은 a-C(amorphous Carbon)층인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 6 항에 있어서,상기 a-C(amorphous Carbon)층 상부에는 SiON을 더 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 5 항에 있어서,상기 제 2 하드마스크 물질은 폴리실리콘층 및 테오스(TEOS)막 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070110668A KR100909764B1 (ko) | 2007-10-31 | 2007-10-31 | 반도체 소자의 형성 방법 |
| US12/116,367 US8440570B2 (en) | 2007-10-31 | 2008-05-07 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070110668A KR100909764B1 (ko) | 2007-10-31 | 2007-10-31 | 반도체 소자의 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090044533A KR20090044533A (ko) | 2009-05-07 |
| KR100909764B1 true KR100909764B1 (ko) | 2009-07-29 |
Family
ID=40583386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070110668A KR100909764B1 (ko) | 2007-10-31 | 2007-10-31 | 반도체 소자의 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8440570B2 (ko) |
| KR (1) | KR100909764B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101095078B1 (ko) * | 2010-04-15 | 2011-12-20 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| KR20120004109A (ko) * | 2010-07-06 | 2012-01-12 | 주식회사 하이닉스반도체 | 반도체 장치의 콘택홀 형성 방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101175247B1 (ko) | 2010-11-30 | 2012-08-21 | 에스케이하이닉스 주식회사 | 스페이서패터닝을 이용한 반도체장치 제조 방법 |
| CN103187243B (zh) * | 2011-12-31 | 2016-03-02 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件的制造方法 |
| KR102015568B1 (ko) * | 2012-08-27 | 2019-08-28 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| CN111146082B (zh) * | 2019-12-30 | 2023-04-14 | 上海集成电路研发中心有限公司 | 头对头图形的制备方法 |
| CN113725083A (zh) * | 2020-05-25 | 2021-11-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960002762B1 (ko) * | 1992-12-17 | 1996-02-26 | 금성일렉트론주식회사 | 미세 패턴 형성 방법 |
| KR19990003882A (ko) * | 1997-06-26 | 1999-01-15 | 김영환 | 반도체 장치의 미세 패턴 형성방법 |
| KR20020036139A (ko) * | 2000-11-08 | 2002-05-16 | 박종섭 | 반도체소자의 미세패턴 형성방법 |
| KR20050056355A (ko) * | 2003-12-10 | 2005-06-16 | 매그나칩 반도체 유한회사 | 반도체 소자의 미세 패턴 형성방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0134648B1 (ko) | 1994-06-09 | 1998-04-20 | 김광호 | 노이즈가 적은 적층 멀티칩 패키지 |
| US7923345B2 (en) * | 2005-12-22 | 2011-04-12 | Nxp B.V. | Methods relating to trench-based support structures for semiconductor devices |
| US7906275B2 (en) * | 2006-08-31 | 2011-03-15 | Stc.Unm | Self-aligned spatial frequency doubling |
| KR100752674B1 (ko) * | 2006-10-17 | 2007-08-29 | 삼성전자주식회사 | 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법 |
| US20090035902A1 (en) * | 2007-07-31 | 2009-02-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated method of fabricating a memory device with reduced pitch |
-
2007
- 2007-10-31 KR KR1020070110668A patent/KR100909764B1/ko not_active IP Right Cessation
-
2008
- 2008-05-07 US US12/116,367 patent/US8440570B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960002762B1 (ko) * | 1992-12-17 | 1996-02-26 | 금성일렉트론주식회사 | 미세 패턴 형성 방법 |
| KR19990003882A (ko) * | 1997-06-26 | 1999-01-15 | 김영환 | 반도체 장치의 미세 패턴 형성방법 |
| KR20020036139A (ko) * | 2000-11-08 | 2002-05-16 | 박종섭 | 반도체소자의 미세패턴 형성방법 |
| KR20050056355A (ko) * | 2003-12-10 | 2005-06-16 | 매그나칩 반도체 유한회사 | 반도체 소자의 미세 패턴 형성방법 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101095078B1 (ko) * | 2010-04-15 | 2011-12-20 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| KR20120004109A (ko) * | 2010-07-06 | 2012-01-12 | 주식회사 하이닉스반도체 | 반도체 장치의 콘택홀 형성 방법 |
| KR101653149B1 (ko) | 2010-07-06 | 2016-09-02 | 에스케이하이닉스 주식회사 | 반도체 장치의 콘택홀 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090044533A (ko) | 2009-05-07 |
| US20090111273A1 (en) | 2009-04-30 |
| US8440570B2 (en) | 2013-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10768526B2 (en) | Method of forming patterns | |
| KR100909764B1 (ko) | 반도체 소자의 형성 방법 | |
| KR100784062B1 (ko) | 반도체 소자의 미세 패턴 형성방법 | |
| JP4890524B2 (ja) | リソグラフィパターンの形成方法 | |
| KR101099948B1 (ko) | 반도체 디바이스 제조 방법 | |
| US20060258098A1 (en) | Method of fabricating semiconductor device | |
| JP2009004769A (ja) | スペーサマスクを用いた頻度の２倍化 | |
| US20080081412A1 (en) | Method of forming hardmask pattern of semiconductor device | |
| KR20100049331A (ko) | 반도체 소자의 미세 콘택홀 형성 방법 | |
| JP2002280388A (ja) | 半導体装置の製造方法 | |
| CN109585279B (zh) | 一种自对准双层图形的形成方法 | |
| KR100574999B1 (ko) | 반도체소자의 패턴 형성방법 | |
| JP2009071306A (ja) | 半導体素子の微細パターン形成方法 | |
| JP2010087300A (ja) | 半導体装置の製造方法 | |
| KR20090070686A (ko) | 반도체 소자의 형성 방법 | |
| US20090061635A1 (en) | Method for forming micro-patterns | |
| KR100894102B1 (ko) | 고집적화된 반도체 메모리소자의 제조방법 | |
| JP2012039055A (ja) | 半導体素子の微細パターンの形成方法 | |
| JP2002359231A5 (ko) | ||
| JP2009295785A (ja) | 半導体装置の製造方法 | |
| KR100521429B1 (ko) | 반도체 소자 제조 방법 | |
| KR100466026B1 (ko) | 고집적 반도체 소자의 도전체 패턴 제조 방법 | |
| KR100356478B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR100905181B1 (ko) | 반도체 소자의 형성 방법 | |
| KR100779015B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120625 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |