JP2009295785A

JP2009295785A - 半導体装置の製造方法

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Publication number: JP2009295785A
Application number: JP2008147882A
Authority: JP
Inventors: Mitsuhiro Omura; 光広大村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-06-05
Filing date: 2008-06-05
Publication date: 2009-12-17
Also published as: US20090305497A1

Abstract

【課題】膜パターンが倒れないように半導体装置を製造する方法を提供する。
【解決手段】半導体装置の製造方法は、基板上にＳｉＯ_２膜の膜パターンを形成する工程と、ＳｉＯ_２膜の膜パターンを両側面から挟むように複数のＳｉ膜の膜パターンを形成する工程と、ＳｉＯ_２膜の膜パターンの上面と、複数のＳｉ膜の膜パターンの上面と露出した側面とを被覆するようにレジスト膜を形成する工程と、ＳｉＯ_２膜の膜パターンの上面が露出するまでレジスト膜の一部を除去する工程と、レジスト膜が除去された後に、露出したＳｉＯ_２膜の膜パターンをウェット処理により除去する工程と、ＳｉＯ_２膜の膜パターンが除去された後に、レジスト膜の残部をドライ処理により除去する工程と、を備える。
【選択図】図１

Description

本発明は、半導体装置の製造方法に係り、例えば、露光技術の解像度の限界よりも微細な寸法のパターンを形成する半導体装置の製造方法に関する。

近年の半導体デバイスの高集積化、高性能化に伴い、パターン形成に要求される寸法は年々微細になってきている。特に高集積化の進むメモリデバイス等においては微細なラインアンドスペースパターンが必要とされており、それを実現させる為にリソグラフィー技術は技術的革新を続けている。しかし、近年はデバイスの要求がリソグラフィーの解像限界を超え始めており、解像限界以上の超微細パターンが求められている。従来、例えば、ゲート配線を形成する技術について解像限界以上の超微細パターンを形成するために、以下のような方法が提案されている。

まず、半導体基板上にシリコン酸化膜などの第１の絶縁膜を熱酸化処理などにより堆積させる。さらに、ポリシリコンなどからなるゲート配線材料膜を第１の絶縁膜上にＣＶＤ技術を用いて堆積させる。次に、ゲート配線材料膜上にＣＶＤ技術を用いてシリコン酸化膜などの第２の絶縁膜を形成する。

次に、フォトレジストに反射光が作用するのを防止するための反射防止膜、フォトレジストを順次積層し、リソグラフィー技術を用いてフォトレジストにラインアンドスペースパターンをパターニングする。この際、フォトレジストが残ったライン部とフォトレジストが除去されたスペース部の寸法の比率は、１：１とする。続いて、このフォトレジストをダウンフロー技術を用いて等方的に後退させてライン部とスペース部の寸法の比率は、１：３とする。このフォトレジストをマスクとして、ドライエッチング技術を用いて反射防止膜及び第２の絶縁膜を加工し、アッシング技術を用いてフォトレジスト及び反射防止膜を除去する。これにより、第２の絶縁膜にラインアンドスペースの比率が１：３のパターンを形成する。このパターニングされた第２の絶縁膜上にＣＶＤ技術を用いて窒化シリコン（ＳｉＮ）などの第３の絶縁膜を堆積させる。この際、堆積される第３の絶縁膜の膜厚は、パターニングされた第２の絶縁膜のライン寸法と同一とする。

次に、ドライエッチング技術を用いて、第３の絶縁膜を、第２の絶縁膜の表面が露出するまでエッチバックすることにより、第２の絶縁膜の側壁に第３の絶縁膜からなる側壁層が得られる。続いて、ウェットエッチング技術を用いて第２の絶縁膜を除去してラインアンドスペースパターンを有する第３の絶縁膜を得る。このようにすることで、ラインアンドスペースのピッチを前述したリソグラフィー技術を用いてレジストにラインアンドスペースパターンを形成した時のピッチの半分にすることができる。次に、パターニングされた第３の絶縁膜をマスクとしてドライエッチング技術を用いてゲート配線材料膜をエッチング加工する。このエッチング加工により、ラインアンドスペースのピッチが露光時の半分であるゲート電極のパターンが形成される（例えば、特許文献１参照）。

しかしながら、かかる技術を用いた場合、ウェットエッチング技術を用いて第３の絶縁膜からなる側壁層に挟まれた第２の絶縁膜を除去する際に、両側に形成されていた第３の絶縁膜からなる側壁層の膜パターンが倒れてしまうといった問題があった。ここで、ライン部となる膜パターンが倒れてしまうと、ラインアンドスペースパターンが形成できず、デバイスの作成を行うことができなくなってしまう。
特開２００２−２８０３８８号公報

本発明は、上述した問題点を克服し、膜パターンが倒れないように半導体装置を製造する方法を提供することを目的とする。

本発明の一態様の半導体装置の製造方法は、基体上に第１の膜パターンを形成する工程と、前記第１の膜パターンを両側面から挟むように複数の第２の膜パターンを形成する工程と、前記第１の膜パターンの上面と、前記複数の第２の膜パターンの上面と露出した側面とを被覆するように第３の膜を形成する工程と、前記第１の膜パターンの上面が露出するまで前記第３の膜の一部を除去する工程と、前記第３の膜が除去された後に、露出した前記第１の膜パターンをウェット処理により除去する工程と、前記第１の膜パターンが除去された後に、前記第３の膜の残部をドライ処理により除去する工程と、を備えたことを特徴とする。

本発明によれば、ラインアンドスペースのライン部を構成する膜パターンが倒れることを防止できる。

実施の形態１．
以下、実施の形態１について、図面を用いて説明する。
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。図１において、実施の形態１の半導体装置の製造方法では、ＳｉＮ膜形成工程（Ｓ１０２）と、ＳｉＯ_２膜形成工程（Ｓ１０４）と、レジストパターン形成工程（Ｓ１０６）と、エッチング工程（Ｓ１０８）と、アッシング工程（Ｓ１１０）と、ウェットエッチング工程（Ｓ１１２）と、Ｓｉ膜形成工程（Ｓ１１４）と、エッチバック工程（Ｓ１１６）と、レジスト塗布工程（Ｓ１１８）と、露光／現像工程（Ｓ１２４）と、ＳｉＯ_２膜除去工程（Ｓ１３２）と、レジスト除去工程（Ｓ１３４）という一連の工程を実施する。

図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図２では、図１のＳｉＮ膜形成工程（Ｓ１０２）からエッチング工程（Ｓ１０８）までを示している。

図２（ａ）において、ＳｉＮ膜形成工程（Ｓ１０２）として、半導体基板２００の表面にＣＶＤ（化学気相成長）法によって、下地膜となる窒化シリコン（ＳｉＮ）膜２１０を例えば５０ｎｍの膜厚で形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。下地膜として、ＳｉＮ膜の他に、ポリシリコンやアモルファスシリコン等のシリコン（Ｓｉ）膜であっても構わない。また、半導体基板２００として、例えば、直径３００ミリのシリコンウェハを用いる。半導体基板２００上には、図示しない、デバイス部分や配線等が形成されていても構わない。

図２（ｂ）において、ＳｉＯ_２膜形成工程（Ｓ１０４）として、ＳｉＮ膜２１０の表面にＣＶＤ法によって、犠牲膜（芯材膜）となるＳｉＯ_２膜２２０を例えば１５０ｎｍの膜厚で形成する。

図２（ｃ）において、レジストパターン形成工程（Ｓ１０６）として、ＳｉＯ_２膜２２０上に反射防止膜２３０を形成し、反射防止膜２３０上にレジスト膜２４０を塗布する。そして、最小配線幅及び最小スペースのピッチで形成されることが求められる領域（最小寸法部）では、ライン（Ｌ１）幅とスペース（Ｓ１）幅が１：１となるラインアンドスペースパターンをレジスト上に露光する。また同時に、最小配線幅及び最小スペースのピッチのライン（Ｌ１）アンドスペース（Ｓ１）パターンの周辺領域（周辺部）には、配線幅が最小寸法より大きなパターンを露光する。そして、現像処理を行うことで、図２（ｃ）に示す最上層のレジストパターンを形成する。最小配線幅及び最小スペースのピッチで形成されることが求められる領域では、ライン（Ｌ１）アンドスペース（Ｓ１）パターンの寸法幅をリソグラフィー技術の解像度の限界値となるように設定すると好適である。

図２（ｄ）において、エッチング工程（Ｓ１０８）として、形成されたレジストパターンをマスクとして、またＳｉＮ膜２１０をエッチングストッパとして反射防止膜２３０とＳｉＯ_２膜２２０をエッチングする。

図３は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図３では、図１のアッシング工程（Ｓ１１０）からエッチバック工程（Ｓ１１６）までを示している。

図３（ａ）において、アッシング工程（Ｓ１１０）として、エッチング後に残ったレジスト膜２４０と反射防止膜２３０をアッシング及びウェット洗浄により除去する。かかる処理により、最小寸法部ではライン（Ｌ１）アンドスペース（Ｓ１）が１：１となるＳｉＯ_２膜２２０による膜パターンが形成される。また、周辺部には、幅が大きいＳｉＯ_２膜２２０による膜パターンが形成される。

図３（ｂ）において、ウェットエッチング工程（Ｓ１１２）として、最小寸法部においてライン（Ｌ２）幅とスペース（Ｓ２）幅が１：３になるまで、ＳｉＯ_２膜２２０をウェットエッチング法によりエッチングする。このようにして、基板２００上にＳｉＯ_２膜２２０の膜パターン（第１の膜パターン）を形成する。この段階でＳｉＯ_２膜２２０の膜パターンはリソグラフィーの解像限界よりも狭い幅寸法にすることができる。

図３（ｃ）において、Ｓｉ膜形成工程（Ｓ１１４）として、ＣＶＤ法を用いて、ＳｉＯ_２膜２２０の上面と側面を被覆するようにＳｉを堆積させることでＳｉ膜２５０を形成する。その際、Ｓｉ膜２５０の膜厚が均一になるように（コンフォーマルに）堆積させる。Ｓｉ膜２５０の膜厚は、ＳｉＯ_２膜２２０の幅寸法と同程度とする。Ｓｉ膜２５０の材料は、例えば、アモルファスシリコンが好適である。ここで、ＳｉＮ膜２１０の代わりに上述したＳｉ膜を用いた場合には、Ｓｉ膜２５０の代わりにＳｉＮ膜を用いても好適である。

図３（ｄ）において、エッチバック工程（Ｓ１１６）として、ドライエッチング法によりエッチバックして、ＳｉＯ_２膜２２０の上面を露出させる。かかる工程により、図３（ｄ）に示すように、ＳｉＯ_２膜２２０の膜パターンを両側面から挟むように複数のＳｉ膜２５０の膜パターン（第２の膜パターン）を形成する。かかるエッチバック処理により、リソグラフィーの解像限界よりも狭い幅寸法となっているＳｉＯ_２膜２２０の膜パターンと同じ幅のＳｉ膜２５０の膜パターンでＳｉＯ_２膜２２０の膜パターンを挟んだ状態となる。また、ＳｉＯ_２膜２２０の膜パターンとＳｉ膜２５０の膜パターンの材料には、Ｓｉが含有される。

図４は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図４では、図１のレジスト塗布工程（Ｓ１１８）からレジスト除去工程（Ｓ１３４）までを示している。

図４（ａ）において、レジスト塗布工程（Ｓ１１８）として、基板２００上に有機材料となるレジストを塗布して、ＳｉＯ_２膜２２０の膜パターンの上面及びＳｉ膜２５０の膜パターンの上面と露出した側面とを被覆するように、レジスト膜２４２（第３の膜）を形成する。レジスト材は、ポジ型レジストを用いると好適である。

図４（ｂ）において、露光／現像工程（Ｓ１２４）として、周辺部に形成された幅広のパターン部分上のレジストが露光しないようにレジスト膜２４２を露光し、現像する。その際、ＳｉＯ_２膜２２０の上面が露出する程度まで感光し、それ以下は感光しないように露光量を調整する。すなわち、レジスト膜２４２の底部まで感光させる場合よりアンダー条件になるように露光量を調整する。そして、レジスト膜２４２を現像処理することで、密なパターン部分におけるＳｉＯ_２膜２２０の膜パターンの上面が露出する位置までレジスト膜２４２の一部が除去される。幅広のパターン部分が露光しないようにすることで幅広のＳｉＯ_２膜２２０の膜パターンの上面側にレジスト膜２４２を残すことができる。また、わざとアンダー条件になるように露光量を調整することで最小寸法部の密なパターン部分においてＳｉ膜２５０の膜パターン間にレジスト膜２４２を残すことができる。

図４（ｃ）において、ＳｉＯ_２膜除去工程（Ｓ１３２）として、レジスト膜２４２の一部が除去された後に、ウェットエッチング法を用いて露出したＳｉＯ_２膜２２０の膜パターンを除去する。エッチング液には、例えば、フッ酸を含有させた液を用いればよい。Ｓｉ膜２５０の膜パターン間にはレジスト膜２４２が残っているので、ＳｉＯ_２膜２２０の膜パターンを除去する際にウェット処理が用いられてもＳｉ膜２５０の膜パターンの倒れを防止することができる。また、レジスト膜２４２が保護膜となって幅広のパターン部分のＳｉＯ_２膜２２０が一緒に除去されてしまうことを防止できる。ドライエッチング法によりＳｉＯ_２膜２２０の膜パターンを除去する場合には、側面にＳｉＯ_２膜２２０の一部が残ってしまう場合があり得るが、ウェットエッチング法を用いることで最小寸法部のＳｉＯ_２膜２２０をすべて除去することができる。

図４（ｄ）において、レジスト除去工程（Ｓ１３４）として、最小寸法部のＳｉＯ_２膜２２０の膜パターンが除去された後に、酸素、アンモニア、或いは水素の少なくとも１つのガスを用いたドライエッチング法、或いはアッシング法により残ったレジスト膜２４２の残部を除去する。

以上により、最小寸法部の密なパターン部分には、リソグラフィーの解像限界を超えたライン（Ｌ３）幅とスペース（Ｓ３）幅が１：１となるラインアンドスペースパターンを形成することができる。そして、同時に、周辺部の幅広パターン部分では、Ｓｉ膜２５０とＳｉＯ_２膜２２０の線幅を合わせた幅広の膜パターンも形成することができる。したがって、図示はしないが、引き続いて得られたパターンをマスクとして下地材をエッチングすることで、ＳｉＯ_２膜２２０下のＳｉＮ膜２１０やさらにその下の半導体基板２００にこのようなパターンを転写することが可能となる。

図５は、実施の形態１の手法と従来の手法とで芯材となる膜パターンを除去した場合を比較した概念図である。従来の手法で芯材となる膜パターンをウェットエッチングにより除去した場合、図５（ａ）に示すように芯材となる膜パターンの両側に位置する膜パターン１５０が倒れてしまう。膜パターン１５０をエッチバックで形成する際に、露出した上部角部（肩部）がエッチングされ左右非対称な倒れやすい形状になっているところに、ウェットエッチングの際のエッチング液の表面張力等の力が作用することで、両側に支えの無い膜パターン１５０は倒れてしまうと想定される。これに対し、実施の形態１では、芯材となる膜パターンを両側から挟むＳｉ膜２５０の膜パターンの側面にはレジスト膜２４２が配置されているのでレジスト膜２４２がＳｉ膜２５０の膜パターンを側面側から支えて膜パターンの倒れを防止することができる。

ここで、上述した例では、Ｓｉ膜２５０の膜パターンの倒れ防止用の膜としてレジスト膜２４２を用いているが、これに限られるものでなく、炭素を主成分とする膜を用いることができる。例えば、ＣＶＤ法により形成されるカーボン膜を用いることができる。その他、有機材料でも構わない。ＳｉＯ_２膜２２０の膜パターンを除去する際のウェットエッチングで除去されない材料であればよい。そして、ＳｉＯ_２膜２２０の膜パターンを除去した後にドライエッチング法或いはアッシング法のようなドライ処理により除去できる材料であればよい。レジスト膜２４２の代わりに、レジスト材以外の炭素を主成分とする材料を用いる場合には、露光／現像工程（Ｓ１２４）だけでは炭素を主成分とする膜をＳｉＯ_２膜２２０の上面が露出するまで除去することが困難となる場合がある。よって、かかる場合には、酸素、アンモニア、或いは水素の少なくとも１つのガスを用いたドライエッチング法により炭素を主成分とする膜をＳｉＯ_２膜２２０の上面が露出するまでエッチングすればよい。

また、芯材としてＳｉＯ_２膜２２０の代わりにレジストを用い、芯材を被覆する膜に例えばＳｉＯ_２膜を用いた場合、以下に述べるように成膜が困難となる。レジストの膜パターンの側面側にＳｉＯ_２膜をＬＰ−ＣＶＤ法で形成することが想定されるが、そうした場合、ＳｉＯ_２膜の成膜の際のプロセス温度で芯材となるべきレジストが無くなってしまう。そのため、芯材を覆うようにコンフォーマルにＳｉＯ_２膜を堆積させることがそもそもできなくなってしまう。よって、芯材としてＳｉＯ_２膜２２０の代わりにレジストを用いることは好ましくない。

上述した実施の形態では、最小寸法部の密なパターン部分の芯材を除去する際に、レジスト膜２４２が保護膜となって周辺部の幅広のパターン部分の芯材が一緒に除去されてしまうことを防止している。しかし、芯材としてＳｉＯ_２膜２２０の代わりにレジストを用いた場合、芯材と芯材を保護する保護膜が同じ材料となってしまうので幅広のパターン部分の芯材が一緒に除去されてしまい保護することができなくなってしまう。この点からも芯材としてＳｉＯ_２膜２２０の代わりにレジストを用いることは好ましくない。

実施の形態２．
実施の形態１では、最小寸法部の密なパターン部分におけるＳｉＯ_２膜２２０の膜パターンの上面が露出する位置までレジスト膜２４２の一部を除去する際に、露光量を少なくする手法を用いた。実施の形態２では、別の手法を用いる場合について説明する。

図６は、実施の形態２における半導体装置の製造方法の要部を表すフローチャートである。図６において、図１の露光／現像工程（Ｓ１２４）の代わりに、ＳＯＧ（ＳｐｉｎｏｎＧｌａｓｓ）膜形成工程（Ｓ１２０）と、レジスト塗布工程（Ｓ１２２）と、露光／現像工程（Ｓ１２６）と、ＳＯＧ膜エッチング工程（Ｓ１２８）と、レジストエッチング工程（Ｓ１３０）とを追加した点以外は、図１と同様である。よって、ＳｉＮ膜形成工程（Ｓ１０２）からレジスト塗布工程（Ｓ１１８）までの各工程の内容は実施の形態１と同様である。したがって、図４（ａ）に示す状態から以降の工程を以下に説明する。

図７は、図６のフローチャートに対応して実施される工程を表す工程断面図である。
図７では、図６のＳＯＧ膜形成工程（Ｓ１２０）から露光／現像工程（Ｓ１２６）までを示している。

図７（ａ）において、ＳＯＧ膜形成工程（Ｓ１２０）として、図４（ａ）に示す状態からスピン塗布法を用いてレジスト膜２４２上にＳＯＧ膜２６０（第４の膜）を形成する。

図７（ｂ）において、レジスト塗布工程（Ｓ１２２）として、ＳＯＧ膜２６０上に、レジスト材を塗布して、レジスト膜２４４を形成する。

図７（ｃ）において、露光／現像工程（Ｓ１２６）として、幅広のパターン部分が露光しないようにレジスト膜２４４を露光し、現像する。かかる工程により、最小寸法部の密なパターン部分のＳＯＧ膜２６０上のレジスト膜２４４を除去することができる。かかる工程により周辺部の幅広のＳｉＯ_２膜２２０の膜パターン上に位置するＳＯＧ膜２６０上に選択的にレジスト膜２４４のレジストパターン（第５の膜パターン）を形成する。

図８は、図６のフローチャートに対応して実施される工程を表す工程断面図である。
図８では、図６のＳＯＧ膜エッチング工程（Ｓ１２８）からレジストエッチング工程（Ｓ１３０）までを示している。

図８（ａ）において、ＳＯＧ膜エッチング工程（Ｓ１２８）として、残ったレジスト膜２４４によるレジストパターンをマスクとして、露出したＳＯＧ膜２６０をドライエッチング法によりエッチングする。エッチングガスとしては、例えば、フルオロカーボン系のガスを用いればよい。

図８（ｂ）において、レジストエッチング工程（Ｓ１３０）として、酸素、アンモニア、或いは水素の少なくとも１つのガスを用いたドライエッチング法によりレジスト膜２４２を最小寸法部の密なパターン部分のＳｉＯ_２膜２２０の上面が露出するまでエッチングすることで、レジスト膜２４２の一部を除去する。このとき、例えば、プラズマを生成する反応性イオンエッチング（ＲＩＥ）法を用いればよいので、実施の形態２では、レジスト膜２４２が感光性を有する必要はない。ここで、ドライエッチングを行う際、ＳｉＯ_２膜２２０の上面が露出した段階でエッチング面積が変わることから、プラズマ発光やプラズマのインピーダンスをモニタすることで終点検知が可能となる。そのため、精度よくＳｉＯ_２膜２２０の上面を露出させながらもＳｉ膜２５０間にレジスト膜２４２を残すことができる。レジスト膜２４２の一部を除去する際、レジスト膜２４４によるレジストパターン下に残ったＳＯＧ膜２６０をストッパとしてレジスト膜２４４のレジストパターンを一緒に除去することができる。

ここで、ＳｉＯ_２膜２２０の上面が露出した段階で、パターンの関係上エッチング面積にあまり変化がない場合には、ＳＯＧ膜２６０上のレジスト膜２４４が無くなるタイミングで終点検知を行っても好適である。かかる場合には、レジスト膜２４４の膜厚を予め調整しておくことで精度よくＳｉＯ_２膜２２０の上面が露出した段階でエッチングを止めることができる。

次に、ＳｉＯ_２膜除去工程（Ｓ１３２）として、レジスト膜２４２の一部が除去された後に、ウェットエッチング法を用いて露出したＳｉＯ_２膜２２０の膜パターンを除去する。エッチング液には、例えば、フッ酸を含有させた液を用いればよい。このウェットエッチング法により、ＳｉＯ_２膜２２０の膜パターンを除去する際に、ストッパとして用いたＳＯＧ膜２６０を一緒に除去することができる。その結果、図４（ｃ）に示した状態と同様になる。Ｓｉ膜２５０の膜パターン間にはレジスト膜２４２が残っているので、ＳｉＯ_２膜２２０の膜パターンを除去する際にＳｉ膜２５０の膜パターンの倒れを防止することができる。また、レジスト膜２４２が保護膜となって周辺部の幅広のパターン部分のＳｉＯ_２膜２２０が一緒に除去されてしまうことを防止できる。以下、レジスト除去工程（Ｓ１３４）は、実施の形態１と同様である。

以上の各工程により、実施の形態２においても、図４（ｄ）に示したように、密なパターン部分には、リソグラフィーの解像限界を超えたライン（Ｌ３）幅とスペース（Ｓ３）幅が１：１となるラインアンドスペースパターンを形成することができる。そして、同時に、Ｓｉ膜２５０とＳｉＯ_２膜２２０の線幅を合わせた幅広の膜パターンも形成することができる。

以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。

また、以上において説明は省略したが、各層の膜厚や層数、パターンのサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置及び半導体装置の製造方法は、本発明の範囲に包含される。

また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。

実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。図１のフローチャートに対応して実施される工程を表す工程断面図である。図１のフローチャートに対応して実施される工程を表す工程断面図である。図１のフローチャートに対応して実施される工程を表す工程断面図である。実施の形態１の手法と従来の手法とで芯材となる膜パターンを除去した場合を比較した概念図である。実施の形態２における半導体装置の製造方法の要部を表すフローチャートである。図６のフローチャートに対応して実施される工程を表す工程断面図である。図６のフローチャートに対応して実施される工程を表す工程断面図である。

符号の説明

２００基板、２２０ＳｉＯ_２膜、２４０，２４２，２４４レジスト膜、２５０Ｓｉ膜、２６０ＳＯＧ膜

Claims

基体上に第１の膜パターンを形成する工程と、
前記第１の膜パターンを両側面から挟むように複数の第２の膜パターンを形成する工程と、
前記第１の膜パターンの上面と、前記複数の第２の膜パターンの上面と露出した側面とを被覆するように第３の膜を形成する工程と、
前記第１の膜パターンの上面が露出するまで前記第３の膜の一部を除去する工程と、
前記第３の膜が除去された後に、露出した前記第１の膜パターンをウェット処理により除去する工程と、
前記第１の膜パターンが除去された後に、前記第３の膜の残部をドライ処理により除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
前記第１の膜パターンと前記複数の第２の膜パターンの材料には、シリコン（Ｓｉ）が含有されることを特徴とする請求項１記載の半導体装置の製造方法。
前記第３の膜の材料には、有機材料が用いられることを特徴とする請求項１又は２記載の半導体装置の製造方法。
前記第１の膜パターンを形成する際に、幅寸法の異なる複数の第１の膜パターンが形成され、
前記第３の膜の一部を除去する際に、幅の狭い第１の膜パターンの上面が露出し、幅の広い第１の膜パターン上に前記第３の膜が残るように、前記第３の膜の一部が除去されることを特徴とする請求項１〜３いずれか記載の半導体装置の製造方法。
前記第３の膜の一部を除去する前に、前記第３の膜上に第４の膜を形成する工程と、
前記複数の第１の膜パターンのうち幅の広い前記第１の膜パターン上に位置する前記第４の膜上に選択的に第５の膜パターンを形成する工程と、
前記第５の膜パターンをマスクとして、露出した前記第４の膜をエッチングする工程と、
をさらに備え、
前記第３の膜の一部を除去する際に、前記第５の膜パターン下に残った前記第４の膜をストッパとして前記第５の膜パターンを一緒に除去し、
前記第１の膜パターンを除去する際に、ストッパとして用いた前記第４の膜を一緒に除去することを特徴とする請求項４記載の半導体装置の製造方法。