CN114823295A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件的制造方法，涉及半导体器件技术领域，用于使得目标掩膜图案的尺寸满足刻蚀要求，确保在目标刻蚀结构上形成的图案轮廓与刻蚀要求的轮廓相一致，提高半导体器件的良率。所述半导体器件的制造方法包括：提供一基底。基底具有目标刻蚀结构、以及形成在目标刻蚀结构上的第一掩膜图案。第一掩膜图案包括至少两个芯轴、以及位于相邻两个芯轴之间的芯轴槽。形成覆盖目标刻蚀结构和第一掩膜图案的二氧化钛侧墙层。二氧化钛侧墙层位于芯轴槽内的部分围成间隙。在间隙内形成有机填充层。去除二氧化钛侧墙层位于芯轴的顶部和侧壁上的部分，以形成目标掩膜图案。并在目标掩膜图案的掩膜下，刻蚀目标刻蚀结构。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种半导体器件的制造方法。
背景技术
随着半导体器件尺寸的不断缩小，光刻关键尺寸逐渐接近甚至超出了光刻的物理极限。在此情况下，为了获得能够满足关键尺寸要求的结构，需要采用自对准多重图案成形技术(self-aligned multiple patterning，可缩写为SAMP)。这种技术的基本思想是通过多次构图形成最终的目标掩膜图案，以克服单次构图不能达到的光刻极限。
但是，利用现有SAMP方法形成的目标掩膜图案的过程中，在对部分侧墙层进行选择性刻蚀时，刻蚀气体也会对与侧墙层相邻的有机填充层进行腐蚀，导致目标掩膜图案的尺寸不满足刻蚀要求。后续在尺寸不满足刻蚀要求的目标掩膜图案的掩膜下，无法确保在目标刻蚀结构上形成的图案轮廓与刻蚀要求的轮廓相一致，从而导致半导体器件的良率降低。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，用于使得目标掩膜图案的尺寸满足刻蚀要求，确保在目标刻蚀结构上形成的图案轮廓与刻蚀要求的轮廓相一致，提高半导体器件的良率。
为了实现上述目的，本发明提供了一种半导体器件的制造方法，该制造方法包括：
提供一基底；基底具有目标刻蚀结构、以及形成在目标刻蚀结构上的第一掩膜图案；第一掩膜图案包括至少两个芯轴、以及位于相邻两个芯轴之间的芯轴槽；
形成覆盖目标刻蚀结构和第一掩膜图案的二氧化钛侧墙层；二氧化钛侧墙层位于芯轴槽内的部分围成间隙；
在间隙内形成有机填充层；
去除二氧化钛侧墙层位于芯轴的顶部和侧壁上的部分，以形成目标掩膜图案；并在目标掩膜图案的掩膜下，刻蚀目标刻蚀结构。
与现有技术相比，本发明提供的半导体器件的制造方法中，在目标刻蚀结构和第一掩膜图案上形成了二氧化钛侧墙层。该二氧化钛侧墙层位于芯轴槽内的部分围成间隙。接着在间隙内形成了有机填充层。在此情况下，因二氧化钛侧墙层与有机填充层之间的刻蚀选择比较大，故在去除二氧化钛侧墙层位于芯轴顶部和侧壁上的部分时，刻蚀气体不会对有机填充层进行腐蚀。换句话说，有机填充层能够在刻蚀部分二氧化钛侧墙层后，保持其形成后的原始形貌，从而能够保证目标掩膜图案中基于该有机填充层形成的芯轴的高度和宽度满足刻蚀要求。基于此，在满足刻蚀要求的目标掩膜图案的掩膜下，能够使得目标刻蚀结构上形成的图案轮廓与刻蚀要求的轮廓相一致，从而提高半导体器件的良率。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为现有技术中形成掩膜图案的过程示意图；
图2为本发明实施例提供的半导体器件的制造方法流程图；
图3为本发明实施例中在基底上形成第一掩膜层、抗反射层和第二掩膜图案后的结构示意图；
图4为本发明实施例中形成第一掩膜图案后的结构示意图；
图5为本发明实施例中形成二氧化钛侧墙层后的结构示意图；
图6为本发明实施例中形成有机材料后的结构示意图；
图7为本发明实施例中形成有机填充层后的结构示意图；
图8为本发明实施例中形成目标掩膜图案后的结构示意图；
图9为本发明实施例中在目标掩膜图案的掩膜下，对目标刻蚀结构进行刻蚀后的结构示意图。
附图标记：11为目标刻蚀结构，12为芯轴图案，13为侧墙层，14为有机填充层，15为掩膜图案；
2为基底，21为目标刻蚀结构，22为第一掩膜图案，221为芯轴，222为芯轴槽，23为第一掩膜层，24为抗反射层，25为第二掩膜图案，3为二氧化钛侧墙层，31为间隙，4为有机材料，41为有机填充层，5为目标掩膜图案。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
随着半导体器件尺寸的不断缩小，光刻关键尺寸逐渐接近甚至超出了光刻的物理极限。在此情况下，为了获得能够满足关键尺寸要求的结构，需要采用自对准多重图案成形技术(self-aligned multiple patterning，可缩写为SAMP)。这种技术的基本思想是通过多次构图形成最终的目标掩膜图案，以克服单次构图不能达到的光刻极限。
具体的，现有的SAMP流程具有以下几个步骤：首先，在目标刻蚀结构(该目标刻蚀结构可以是待图案化处理的掩膜层，也可以是最终待刻蚀的结构，例如：衬底。)上形成芯轴图案。该芯轴图案包括至少两个芯轴、以及位于相邻两个芯轴之间的芯轴槽。接着采用原子层沉积工艺形成覆盖目标刻蚀结构和芯轴图案的侧墙层。该侧墙层所含有的材料为氧化硅。该侧墙层形成在芯轴槽内的部分围成间隙。参见图1，在间隙内形成有机填充层14，并去除侧墙层13位于芯轴顶部和侧壁上的部分后可以获得掩膜图案15。最后，在上述掩膜图案15的掩膜下刻蚀目标刻蚀结构11。
但是，为了将侧墙层13位于芯轴顶部和侧壁上的部分完全去除，则需要提高刻蚀功率。而在较高的刻蚀功率下，氧化硅材质的侧墙层13与有机填充层14之间的刻蚀选择比降低。也就是说，在去除部分侧墙层13的过程中，刻蚀气体也会对有机填充层14进行腐蚀，从而导致基于有机填充层14形成的芯轴的高度和宽度减小，即形成的掩膜图案15的尺寸不满足刻蚀要求。例如：当侧墙层13的层厚等于芯轴图案12所包括的芯轴的宽度、以及等于间隙的宽度时，刻蚀要求需要获得的掩膜图案中关键尺寸a＝b＝c＝d，但是实际因有机填充层14被腐蚀，而导致关键尺寸a≠b≠c≠d，使得实际获得的掩膜图案15不再具有良好的对称性。在此情况下，刻蚀目标刻蚀结构11的过程中，在尺寸不满足刻蚀要求的掩膜图案15的掩膜作用下，无法确保在目标刻蚀结构11上形成的图案轮廓与刻蚀要求的轮廓相一致，从而导致半导体器件的良率降低。
为了解决上述技术问题，本发明实施例提供了一种半导体器件的制造方法。其中，本发明实施例提供的半导体器件的制造方法中，侧墙层所含有的材料为二氧化钛。在此情况下，因二氧化钛侧墙层与有机填充层之间的刻蚀选择比较大，故有机填充层能够在刻蚀部分二氧化钛侧墙层后，保持其形成后的原始形貌，保证目标掩膜图案中基于该有机填充层形成的芯轴的高度和宽度满足刻蚀要求，最终能够使得目标刻蚀结构上形成的图案轮廓与刻蚀要求的轮廓相一致，从而提高半导体器件的良率。
如图2所示，本发明实施例提供了一种半导体器件的制造方法。该半导体器件的制造方法可以用于制造DRAM(动态随机存取存储器)或LOGIC(逻辑器件)等电子器件。下文将根据图3至图9示出的操作的剖视图，对制造过程进行描述。
参见图3和图4，首先，提供一基底2。该基底2具有目标刻蚀结构21、以及形成在目标刻蚀结构21上的第一掩膜图案22。该第一掩膜图案22包括至少两个芯轴221、以及位于相邻两个芯轴221之间的芯轴槽222。
具体来说，上述目标刻蚀结构可以是待图案化处理的掩膜层，也可以是最终待刻蚀的结构。其中，当上述目标刻蚀结构为待图案处理的掩膜层时，该掩膜层可以为用于形成芯轴图案的第N掩膜层，N为大于等于2的正整数。具体的，N的取值可以根据实际应用场景设置，此处不做具体限定。当上述目标刻蚀结构是最终待刻蚀的结构时，上述目标刻蚀结构可以为任一待刻蚀的结构。例如：上述目标刻蚀结构可以为二氧化硅层、氮化硅层或硅衬底。
对于形成在目标刻蚀结构上的第一掩膜图案来说，第一掩膜图案所包括的芯轴的形状和规格、以及芯轴槽的形状和规格，会影响最终形成在目标刻蚀结构上的图案，因此可以根据实际应用场景中对目标刻蚀结构的刻蚀要求，来设置芯轴和芯轴槽的形状和规格。此外，上述芯轴所含有的材料也可以根据实际应用场景设置，此处不做具体限定。例如：上述芯轴所含有的材料可以为旋涂硬掩膜、无定形碳或氮化硅。
在实际的应用中，当第一掩膜图案为第一层芯轴图案时，在上述目标刻蚀结构上形成第一掩膜图案可以包括：
参见图3，在基底2具有的目标刻蚀结构21上依次形成第一掩膜层23、位于第一掩膜层23上的抗反射层24、以及位于抗反射层24上的第二掩膜图案25。
具体来说，上述第一掩膜层为用于形成第一掩膜图案的膜层，该第一掩膜层的层厚、材质等可以参考前文所述的第一掩膜图案的规格和材料进行设置。上述抗反射层的层厚可以根据实际应用场景设置，只要能够应用到本发明实施例提供的半导体器件的制造方法中即可。上述抗反射层可以为含硅的抗反射层、底部抗反射层、或氮氧化硅和底部抗反射层组成的叠层等。上述第二掩膜图案为光刻图案。其中，上述抗反射层的存在，可以在形成光刻胶层后，对光刻胶层进行曝光时，利用该抗反射层抑制第一掩膜层的反射现象，降低反射现象对光刻图案的影响，进而提高基于该光刻图案获得第一掩膜图案的精度，最终提高半导体器件的良率。
应理解，当第二掩膜图案为光刻图案，并且第一掩膜层的反射现象不足以影响光刻图案的精度时，也可以在目标刻蚀结构上形成第一掩膜层后，不在第一掩膜层上形成抗反射层，直接在第一掩膜层上形成第二掩膜图案。
参见图4，在第一掩膜层23上形成有抗反射层24的情况下，在第二掩膜图案25的掩膜下，刻蚀抗反射层24和第一掩膜层23，获得第一掩膜图案22。并去除第二掩膜图案25。
示例性的，可以采用干法刻蚀等工艺，在第二掩膜图案的掩膜下，刻蚀抗反射层和第一掩膜层，从而获得第一掩膜图案。此时，第一掩膜图案包括抗反射层和第一掩膜层被刻蚀后剩余的部分。为了便于后续操作，可以采用湿法刻蚀或干法刻蚀工艺去除第二掩膜图案。
需要说明的是，当上述第一掩膜图案为第N掩膜层(N为大于等于2的正整数)时，上述第二掩膜图案为芯轴图案。在此情况下，也可以直接在目标刻蚀结构上形成第一掩膜层后，不在第一掩膜层上形成抗反射层，直接在第一掩膜层上形成第二掩膜图案。而此时第一掩膜图案仅包括第一掩膜层被刻蚀后剩余的部分。
参见图5，形成覆盖目标刻蚀结构21和第一掩膜图案22的二氧化钛侧墙层3。二氧化钛侧墙层3位于芯轴槽222内的部分围成间隙31。
示例性的，可以采用原子层沉积工艺形成覆盖目标刻蚀结构和第一掩膜图案的二氧化钛侧墙层。具体的，二氧化钛侧墙层的层厚会影响最终形成在目标刻蚀结构上的图案，因此可以根据实际应用场景中对目标刻蚀结构的刻蚀要求，来设置二氧化钛侧墙层的层厚。
例如：参见图8和图9，当要求目标掩膜图案5所包括的每个芯轴的宽度相等，且目标掩膜图案5所包括的每个芯轴槽的宽度等于芯轴的宽度时，第一掩膜图案22所包括的每个芯轴221的宽度可以相等。并且，由二氧化钛侧墙层3所围成的每个间隙31的宽度等于二氧化钛侧墙层3的层厚、以及等于芯轴221的宽度。
参见图6和图7，在间隙31内形成有机填充层41。示例性的，上述有机填充层41可以为旋涂硬掩膜层、无定形碳层或旋涂碳层等含碳的有机膜层。
在实际的应用中，上述在每个间隙内形成有机填充层可以包括：
参见图6，形成覆盖二氧化钛侧墙层3和间隙31的有机材料4。示例性的，可以采用化学气相沉积或物理气相沉积等工艺形成上述有机材料4。该有机材料4的厚度应大于或等于间隙31的深度，以将间隙31填满。
参见图7，去除有机材料4位于二氧化钛侧墙层3上的部分，获得有机填充层41。示例性的，可以采用化学机械抛光等工艺去除有机材料4位于二氧化钛侧墙层3上的部分。
参见图8，去除二氧化钛侧墙层3位于芯轴221的顶部和侧壁上的部分，以形成目标掩膜图案5。参见图9，并在目标掩膜图案5的掩膜下，刻蚀目标刻蚀结构21。
示例性的，可以采用电感耦合等离子体刻蚀工艺或电容耦合等离子体刻蚀工艺去除二氧化钛侧墙层位于芯轴的顶部和侧壁上的部分。具体的，采用上述两种刻蚀工艺去除部分二氧化钛侧墙层时，其刻蚀条件可以根据实际应用场景设置，只要能够在去除部分二氧化钛侧墙层时不会腐蚀有机填充层即可。
例如：采用电感耦合等离子刻蚀工艺或电容耦合等离子体刻蚀工艺的刻蚀条件可以为：压强为100mTorr～200mTorr，电源功率为400W～700W，偏压功率为20W～50W，HBr气体体积流量为100sccm～200sccm，O2气体体积流量为3sccm～7sccm。具体的，上述刻蚀条件是利用二氧化钛侧墙层为金属氧化膜层的特性对其进行刻蚀，而有机填充层为含碳的有机膜层，二者的刻蚀方面具有较大的差异，因此采用上述刻蚀条件对二氧化钛侧墙层进行刻蚀，可以增大二氧化钛侧墙层与有机填充层之间的刻蚀选择比(可以增加至大于50:1)，确保二氧化钛侧墙层针对有机填充层具有无限大的刻蚀选择比，进而能够保证在去除二氧化钛侧墙层位于芯轴顶部和侧壁上的部分时，刻蚀气体不会对有机填充层进行腐蚀。换句话说，有机填充层能够在刻蚀部分二氧化钛侧墙层后，保持其形成后的原始形貌，保证目标掩膜图案中基于该有机填充层形成的芯轴的高度和宽度满足刻蚀要求。基于此，参见图9，在满足刻蚀要求的目标掩膜图案5的掩膜下，能够使得目标刻蚀结构21上形成的图案轮廓与刻蚀要求的轮廓相一致，从而提高半导体器件的良率。
例如：如前文所述，参见图9，当第一掩膜图案所包括的每个芯轴的宽度相等，并且每个间隙的宽度等于二氧化钛侧墙层的层厚、以及等于芯轴的宽度时，获得的目标掩膜图案5中关键尺寸A＝B＝C＝D，使得目标掩膜图案5具有良好的对称性。在满足刻蚀要求的目标掩膜图案5的掩膜下，刻蚀目标刻蚀结构21所形成的图案也具有良好的对称性。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供一基底；所述基底具有目标刻蚀结构、以及形成在所述目标刻蚀结构上的第一掩膜图案；所述第一掩膜图案包括至少两个芯轴、以及位于相邻两个所述芯轴之间的芯轴槽；
形成覆盖所述目标刻蚀结构和所述第一掩膜图案的二氧化钛侧墙层；所述二氧化钛侧墙层位于所述芯轴槽内的部分围成间隙；
在所述间隙内形成有机填充层；
去除所述二氧化钛侧墙层位于所述芯轴的顶部和侧壁上的部分，以形成目标掩膜图案；并在所述目标掩膜图案的掩膜下，刻蚀所述目标刻蚀结构。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，采用原子层沉积工艺形成覆盖所述目标刻蚀结构和所述第一掩膜图案的所述二氧化钛侧墙层。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，采用电感耦合等离子体刻蚀工艺或电容耦合等离子体刻蚀工艺去除所述二氧化钛侧墙层位于所述芯轴的顶部和侧壁上的部分；其中，
所述电感耦合等离子刻蚀工艺或所述电容耦合等离子体刻蚀工艺的刻蚀条件为：压强为100mTorr～200mTorr，电源功率为400W～700W，偏压功率为20W～50W，HBr气体体积流量为100sccm～200sccm，O2气体体积流量为3sccm～7sccm。
4.根据权利要求1～3任一项所述的半导体器件的制造方法，其特征在于，每个所述芯轴的宽度相等；每个所述间隙的宽度等于二氧化钛侧墙层的层厚、以及等于所述芯轴的宽度。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述在每个所述间隙内形成有机填充层，包括：
形成覆盖所述二氧化钛侧墙层和所述间隙的有机材料；
去除所述有机材料位于所述二氧化钛侧墙层上的部分，获得所述有机填充层。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述有机填充层为旋涂硬掩膜层、无定形碳层或旋涂碳层。
7.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述目标刻蚀结构上形成所述第一掩膜图案，包括：
在所述基底具有的所述目标刻蚀结构上形成第一掩膜层、以及位于所述第一掩膜层上的第二掩膜图案；
在所述第二掩膜图案的掩膜下，刻蚀所述第一掩膜层，获得所述第一掩膜图案；并去除所述第二掩膜图案。
8.根据权利要求7所述的半导体器件的制造方法，其特征在于，所述第二掩膜图案为光刻图案或芯轴图案。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，当所述第二掩膜图案为光刻图案时，在所述目标刻蚀结构上形成所述第一掩膜层后，刻蚀所述第一掩膜层，获得所述第一掩膜图案前，所述半导体器件的制造方法包括：
在所述第一掩膜层上形成抗反射层；
在所述抗反射层上形成所述第二掩膜图案。
10.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述目标刻蚀结构为二氧化硅层、氮化硅层或硅衬底；和/或，
所述芯轴所含有的材料为旋涂硬掩膜、无定形碳或氮化硅。
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