CN111640657B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，其中，半导体器件的形成方法包括：提供待刻蚀层，所述待刻蚀层沿第一方向包括若干个相互分立的第一区，所述第一区的待刻蚀层表面具有掩膜层；在各个所述第一区的掩膜层内形成第一开口，所述第一开口在基底表面具有第一投影；在所述第一开口的侧壁形成侧墙；形成所述侧墙之后，在所述第一开口内和掩膜层表面形成图形化结构，所述图形化结构内具有第一光刻开口，所述第一光刻开口在基底表面具有第二投影，所述第二投影与第一投影部分重叠；以所述图形化结构为掩膜，刻蚀第一光刻开口底部的掩膜层，在所述掩膜层内形成第二开口。所形成的半导体器件的性能较好。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体技术的不断进步，器件的功能不断强大，随之而来的是半导体制造难度的与日俱增。目前，在32纳米及其以下技术节点上，应用于关键层次的光刻工艺，由于其所需的分辨率指标已经超过现有的光学光刻平台的极限能力，业界采用了多种技术方案来解决该技术问题，而根据国际半导体技术蓝图所示，双重图形化技术(Double PatterningTechnology，简称DPT)、极紫外线技术(EUV)、电子束直写(EBL)等技术方案都被业界寄予了厚望。
其中，双重图形化技术(DPT)是将一套高密度的电路图形分解拆分为两套或多套密集度较低的电路图，然后将它们印刷至目标晶圆上。双重图形曝光有多种不同的实现方法，不过基本步骤都是先印刷一半的图形，显影、刻蚀；然后重新旋涂一层光刻胶，再印刷另一半的图形，最后利用硬掩膜或选择性刻蚀来完成整个光刻过程。
线宽是半导体器件的主要参数之一，减少线宽可以提高集成度以及减少器件尺寸。作小线宽的光刻工艺会产生导电层收缩(Line-end shortening)。线宽越小，导电层收缩越严重。传统的方法是在光掩膜上进行光学临近效应修正(Optical proximitycorrection，OPC)来矫正导电层收缩。当导电层收缩太严重，所需光学临近效应修正的修正量太大，以至于在光掩膜上相邻两个导电层图形形成重叠，导致光学临近效应修正方法失效。在这种情况下，就不得不增加一步导电层切割工艺(Line-end cut)。所述切割工艺是在形成重叠导电层的线条之后，利用切割掩膜版增加的导电层切割光刻和导电层切割刻蚀工艺来切断重叠的相邻两个导电层。
然而，现有工艺形成的半导体器件的性能仍较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供待刻蚀层，所述待刻蚀层沿第一方向包括若干个相互分立的第一区，所述第一区的待刻蚀层表面具有掩膜层；在各个所述第一区的掩膜层内形成第一开口，所述第一开口在基底表面具有第一投影；在所述第一开口的侧壁形成侧墙；形成所述侧墙之后，在所述第一开口内和掩膜层表面形成图形化结构，所述图形化结构内具有第一光刻开口，所述第一光刻开口在基底表面具有第二投影，所述第二投影与第一投影部分重叠；以所述图形化结构为掩膜，刻蚀第一光刻开口底部的掩膜层，在所述掩膜层内形成第二开口。
可选的，所述侧墙的形成方法包括：在所述第一开口的侧壁和底部表面、以及掩膜层的顶部表面形成侧墙膜；去除所述第一开口底部和掩膜层顶部的侧墙膜，在所述第一开口侧壁形成侧墙。
可选的，所述侧墙膜的形成工艺包括原子层沉积工艺。
可选的，所述侧墙的材料包括：SiO2、SiN、TiO2、TiN或Al2O3。
可选的，所述侧墙的厚度为：10纳米～30纳米。
可选的，所述掩膜层的材料包括：SiO2、SiN或非晶硅。
可选的，所述图形化结构包括：位于第一开口内和掩膜层表面的第一平坦层、位于所述第一平坦层表面的第一底部抗反射层以及位于第一底部抗反射层表面的第一光刻胶层，所述第一光刻胶层内具有所述第一光刻开口。
可选的，所述第一开口的形成方法包括：在所述掩膜层表面形成第二平坦层；在所述第二平坦层表面形成第二底部抗反射层；在所述第二底部抗反射层表面形成第二光刻胶层，所述第二光刻胶层内具有第二光刻开口，所述第二光刻开口暴露出第一区的部分掩膜层；以所述第二光刻开口为掩膜，刻蚀所述第二底部抗反射层、第二平坦层和掩膜层，在所述掩膜层内形成第一开口。
可选的，沿垂直于第一方向，第二投影与第一投影重叠区域的尺寸大于0。
可选的，刻蚀第一光刻开口底部的掩膜层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
可选的，形成所述第二开口之后，所述形成方法还包括：以所述掩膜层为掩膜，刻蚀所述第一开口底部的待刻蚀层，在所述待刻蚀层内形成第一目标槽；以所述掩膜层为掩膜，刻蚀所述第二开口底部的待刻蚀层，在所述待刻蚀层内形成第二目标槽；在所述第一目标槽内形成第一导电层；在所述第二目标槽内形成第二导电层。
可选的，所述第一导电层的材料包括金属；所述第二导电层的材料包括金属。
可选的，所述待刻蚀层还包括若干个相互分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接；所述形成方法还包括：在所述第二区的掩膜层内形成第三开口；以所述掩膜层为掩膜，刻蚀所述第三开口底部的待刻蚀层，在所述待刻蚀层内形成第三目标槽；在所述第三目标槽内形成第三导电层。
可选的，所述第三导电层的材料包括金属。
相应的，本发明还提供一种采用上述方法形成的半导体器件。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，在所述第一区的掩膜层内形成第一开口，所述第一开口的侧壁具有侧墙。后续在第一开口内和掩膜层的表面形成图形化结构，由于所述图形化结构具有第一光刻开口，且所述第一光刻开口在基底表面的投影与第一开口在基底表面的投影部分重叠，使得以图形化结构为掩膜，刻蚀第一光刻开口底部的掩膜层所形成的第二开口与第一开口连通，且所述侧墙分割第一开口和第二开口。后续在第一开口底部的待刻蚀层内形成第一目标槽，在所述第二开口底部的待刻蚀层内形成第二目标槽，则所述第一目标槽与第二目标槽之间的待刻蚀层的尺寸是由侧墙的厚度所决定。根据工艺需求，可使侧墙的厚度较薄，则第一目标槽与第二目标槽之间待刻蚀层的尺寸较小，使得当半导体器件的制造面积一定时，用于形成第一目标槽和第二目标槽的面积较大，所述第一目标槽用于后续容纳第一导电层，所述第二目标槽用于后续容纳第二导电层，因此，有利于布局更多的第一导电层与第二导电层。
附图说明
图1是一种半导体器件的结构示意图；
图2至图17是本发明半导体器件的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，现有半导体器件的性能较差。
图1是一种半导体器件的结构示意图。
请参考图1，基底(图中未示出)；位于所述基底上的第一槽100；分割结构101，所述分割结构101断开第一槽100。
上述半导体器件中，所述分割结构101用于断开第一槽100，所述分割结构101的形成方法包括：在所述基底表面和第一槽100内形成图形层，所述图形层内具有位于第一槽100上的掩膜开口；以所述图形层为掩膜，刻蚀所述掩膜开口底部的基底，在所述基底内形成分割槽；在所述分割槽内形成分割结构101。
然而，随着半导体器件尺寸的不断缩小，分割结构101沿垂直于第一方向X的尺寸不断减小，相应的，分割槽沿垂直于第一方向X的尺寸不断减少，当分割槽沿垂直于第一方向X的尺寸接近光刻的物理极限时，所述分割槽沿垂直于第一方向X的尺寸难以继续做小，即：所述分割槽沿第一方向X的尺寸相对较大，则当半导体器件的制造面积一定时，用于制造第一槽100的面积较小，所述第一槽100用于后续布局导电层，因此，不利于布局更多的导电层。
为解决上述技术问题，本发明技术方案提供一种半导体器件的形成方法，包括：在各个所述第一区的掩膜层内形成第一开口，所述第一开口在基底表面具有第一投影；在所述第一开口的侧壁形成侧墙；形成所述侧墙之后，在所述第一开口内和掩膜层表面形成图形化结构，所述图形化结构内具有第一光刻开口，所述第一光刻开口在基底表面具有第二投影，所述第二投影与第一投影部分重叠；以所述图形化结构为掩膜，刻蚀第一光刻开口底部的掩膜层，在所述掩膜层内形成第二开口。所述方法形成的半导体器件的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图17是本发明半导体器件的形成方法一实施例各步骤的结构示意图。
请参考图2和图3，图3是图2沿X-X1的剖面示意图，图2是图3的俯视图，提供待刻蚀层200，所述待刻蚀层200沿第一方向Z包括若干个相互分立的第一区A；在所述待刻蚀层200表面形成底部硬掩膜层202；在所述底部硬掩膜层202上形成掩膜层204。
在本实施例中，所述待刻蚀层200还包括若干个相互分立的第二区(图中未标出)，第一区A和第二区沿第一方向Z相间排布，相邻的第一区A和第二区邻接。
在其他实施例中，仅包括第一区。
所述待刻蚀层200的材料包括低介电常数材料，所述低介电常数材料的介电常数小于3.9。
在本实施例中，所述待刻蚀层200的材料包括：SiCOH。在其他实施例中，所述基底的材料包括：掺氟的二氧化硅(FSG)、掺硼的二氧化硅(BSG)、掺磷的二氧化硅(PSG)、掺硼磷的二氧化硅(BPSG)。
所述待刻蚀层200的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
所述底部硬掩膜层202的材料包括金属或者绝缘材料。在本实施例中，所述底部硬掩膜层202的材料为：氮化硅。在其他实施例中，所述底部硬掩膜层的材料包括氮化硅。
所述底部硬掩膜层202的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
在本实施例中，形成所述底部硬掩膜层202之前，还包括：在所述待刻蚀层200表面形成第一粘合层201。
所述第一粘合层201的材料包括介电材料。在本实施例中，所述第一粘合层201的材料为：氧化硅。在其他实施例中，所述第一粘合层的材料包括碳氧化硅。
所述第一粘合层201的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
所述第一粘合层201用于提高待刻蚀层200与底部硬掩膜层202之间的界面态，所述第一粘合层201与待刻蚀层200、以及第一粘合层201与底部硬掩膜层202之间的界面态较好，有利于减少底部硬掩膜层202与第一粘合层201、以及第一粘合层201与待刻蚀层200之间发生剥离，因此，有利于提高所形成的半导体器件的性能。
在本实施例中，所述掩膜层204的材料为：非晶硅。在其他实施例中，所述掩膜层的材料包括：SiO2或者SiN。
所述掩膜层204的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
形成所述底部硬掩膜层202之后，形成所述掩膜层204之前，还包括：在所述底部硬掩膜层202表面形成第二粘合层203。
在本实施例中，所述第二粘合层203的材料为氧化硅。在其他实施例中，所述第二粘合层的材料包括碳氧化硅。
所述第二粘合层203的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
所述第二粘合层203的作用包括：一方面，所述第二粘合层203用于提高掩膜层204与底部硬掩膜层202之间的界面态；另一方面，在后续形成第一开口和第二开口时作为刻蚀的第二粘合层。
请参考图4至图6，图4是在图2基础上的结构示意图，图5是在图3基础上的结构示意图，图5是图4沿X-X1方向的剖面示意图，图6是图4沿Y-Y1方向的剖面示意图，在各个所述第一区A的掩膜层204内形成第一开口206，所述第一开口206在待刻蚀层200表面具有第一投影。
所述第一开口206的形成方法包括：在所述掩膜层204表面形成第二平坦层；在所述第二平坦层表面形成第二底部抗反射层；在所述第二底部抗反射层表面形成第二光刻胶层，所述第二光刻胶层内具有第二光刻开口，所述第二光刻开口暴露出第一区A的部分掩膜层204；以所述第二光刻开口为掩膜，刻蚀所述第二底部抗反射层、第二平坦层和掩膜层204，在所述掩膜层204内形成第一开口206。
以所述第二光刻开口为掩膜，刻蚀所述第二底部抗反射层、第二平坦层和掩膜层204的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，以所述第一开口206的个数为3个为例进行说明。在其他实施例中，所述第一开口的个数还可以为1个～2个；或者，所述第一开口的个数大于3个。
所述第一开口206的尺寸较大，使得刻蚀气体易进入第一开口206内，使得形成第一开口206的难度较小。
所述第一开口206在待刻蚀层200表面具有第一投影，后续在第一开口206和掩膜层204表面形成图形化结构，所述图形化结构内具有第一光刻开口，所述第一光刻开口在待刻蚀层200表面具有第二投影，所述第二投影与第一投影有部分重叠，使得后续以图形化结构为掩膜，刻蚀掩膜层204所形成的第二开口与第一开口206连通，所述第一开口206的侧壁后续形成侧墙，则所述侧墙分割第一开口206与第二开口。后续在所述第一开口206底部的待刻蚀层200内形成第一目标槽，在所述第二开口底部的待刻蚀层200内形成第二目标槽，则所述第一目标槽与第二目标槽之间的距离是由侧墙的厚度决定。通过工艺控制，使得侧墙的厚度较薄，则第一目标槽与第二目标槽之间的距离较近，所述第一目标槽用于后续布局第一导电层，所述第二目标槽用于后续布局第二导电层，则所述第一导电层与第二导电层之间的距离较小，使得当半导体器件的制造面积一定时，用于布局第一导电层和第二导电层的面积较大，因此，有利于布局更多的第一导电层和第二导电层。
请参考图7和图8，图7与图5的剖面方向一致，图8与图6的剖面方向一致，在所述第一开口206的侧壁和底部表面、以及掩膜层204的表面形成侧墙膜207。
所述侧墙膜207用于后续形成侧墙。
在本实施例中，所述侧墙膜207的材料为SiN。在其他实施例中，所述侧墙膜的材料包括：SiO2、TiO2、TiN或Al2O3。
所述侧墙膜207的材料与掩膜层204的材料不同，使得后续去除部分掩膜层204形成第二开口时，侧墙不被去除，所述第二开口与第一开口206连通，且所述侧墙分割第一开口206与第二开口。后续在所述第一开口206底部的待刻蚀层200内形成第一目标槽，在所述第二开口底部的待刻蚀层200内形成第二目标槽，则所述第一目标槽与第二目标槽之间的待刻蚀层200的尺寸是由侧墙的尺寸所决定。所述侧墙的厚度可通过工艺调整，使得侧墙的厚度较薄，因此，相邻第一目标槽与第二目标槽之间待刻蚀层200的尺寸较薄，即：相邻第一目标槽与第二目标槽之间待刻蚀层200的尺寸较小，则当半导体器件的制造面积一定时，用于制造第一目标槽和第二目标槽的面积较大。所述第一目标槽用于后续容纳第一导电层，所述第二目标槽用于后续容纳第二导电层，因此，有利于布局更多的第一导电层和第二导电层。
在本实施例中，所述侧墙膜207的形成工艺包括原子层沉积工艺，选用原子层沉积工艺形成的侧墙膜207的厚度均匀性较好，使得后续第一导电层与第二导电层之间距离的可控性较高。
在其他实施例中，所述侧墙膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
所述侧墙膜207的厚度为：10纳米～30纳米，选择所述侧墙膜207的厚度的意义在于：若所述侧墙膜207的厚度小于10纳米，使得后续第一导电层和第二导电层过于接近，则所述第一导电层与第二导电层之间的待刻蚀层200易被击穿，不利于提高半导体器件的性能；若所述侧墙膜207的厚度大于30纳米，使得后续第一导电层与第二导电层之间的距离较大，则当半导体器件的制造面积一定时，用于布局第一导电层和第二导电层的制造面积较小，因此，不利于布局更多的第一导电层和第二导电层。
请参考图9和图10，图9与图7的剖面方向一致，图10与图8的剖面方向一致，去除所述掩膜层204表面和第一开口206底部的侧墙膜207，在所述第一开口206侧壁形成侧墙208。
去除所述掩膜层204表面和第一开口206底部的侧墙膜207的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述侧墙208是由侧墙膜207形成，因此，所述侧墙208的材料和厚度与侧墙膜207的材料和厚度相同。
在本实施例中，所述侧墙膜207的材料为：SiN，相应的，所述侧墙208的材料为SiN，所述侧墙208的材料与掩膜层204的材料不同，使得后续去除部分掩膜层204形成第二开口时，侧墙208不被去除，所述第二开口与第一开口206连通，且所述侧墙208分割第一开口206与第二开口。后续在所述第一开口206底部的待刻蚀层200内形成第一目标槽，在所述第二开口底部的待刻蚀层200内形成第二目标槽，则所述第一目标槽与第二目标槽之间的待刻蚀层200的尺寸是由侧墙208的尺寸所决定。所述侧墙208的厚度可通过工艺调整，使得侧墙208的厚度较薄，因此，相邻第一目标槽与第二目标槽之间待刻蚀层200的尺寸较薄，即：相邻第一目标槽与第二目标槽之间待刻蚀层200的尺寸较小，则当半导体器件的制造面积一定时，用于制造第一目标槽和第二目标槽的面积较大。所述第一目标槽用于后续容纳第一导电层，所述第二目标槽用于后续容纳第二导电层，因此，有利于布局更多的第一导电层和第二导电层。
在本实施例中，所述侧墙208的厚度为：10纳米～30纳米，选择所述侧墙208的厚度的意义在于：若所述侧墙208的厚度小于10纳米，使得后续第一导电层和第二导电层过于接近，则所述第一导电层或第二导电层易击穿第一导电层与第二导电层之间的侧墙208而发生桥接，不利于提高半导体器件的性能；若所述侧墙208的厚度大于30纳米，使得后续第一导电层与第二导电层之间的距离较大，则当半导体器件的制造面积一定时，用于布局第一导电层和第二导电层的制造面积较小，因此，不利于布局更多的第一导电层和第二导电层。
请参考图11至图13，图11是图12和图13的俯视图，图12与图9的剖面方向一致，图13与图10的剖面方向一致，在所述第一开口206(见图9)内和掩膜层204的表面形成图形化结构(图中未标出)，所述图形化结构包括第一光刻开口290，所述第一光刻开口290在待刻蚀层200表面具有第二投影，所述第二投影与第一投影具有部分重叠。
所述图形化结构包括：位于第一开口206和掩膜层204表面的第一平坦层240、位于第一平坦层240表面的第一底部抗反射层210以及位于第一底部抗反射层210表面的第一光刻胶层209，所述第一光刻胶层209内具有所述第一光刻开口290。
所述第二投影与第一投影具有部分重叠，使得后续以图形化结构为掩膜，刻蚀掩膜层204所形成的第二开口与第一开口206连通，则所述侧墙208分割第一开口206与第二开口。后续在所述第一开口206底部的待刻蚀层200内形成第一目标槽，在所述第二开口底部的待刻蚀层200内形成第二目标槽，则所述第一目标槽与第二目标槽之间的待刻蚀层200的尺寸是由侧墙208的尺寸所决定。所述侧墙208的厚度可通过工艺调整，使得侧墙208的厚度较薄，因此，相邻第一目标槽与第二目标槽之间待刻蚀层200的尺寸较薄，即：相邻第一目标槽与第二目标槽之间待刻蚀层200的尺寸较小，则当半导体器件的制造面积一定时，用于制造第一目标槽和第二目标槽的面积较大。所述第一目标槽用于后续容纳第一导电层，所述第二目标槽用于后续容纳第二导电层，因此，有利于布局更多的第一导电层和第二导电层。
沿垂直于第一方向Z，第二投影与第一投影重叠区域的尺寸大于0。
请参考图14和图15，图14与图12的剖面方向一致，图15与图13的剖面方向一致，以所述图形化结构为掩膜，刻蚀所述第一光刻开口290底部的掩膜层204，直至暴露出第二粘合层203，在所述掩膜层204内形成第二开口211。
以所述图形化结构为掩膜，刻蚀所述第一光刻开口290底部掩膜层204的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
由于所述图形化结构内的第一光刻开口290在待刻蚀层200上的投影与第一开口206在待刻蚀层200上的投影具有部分重叠，使得以所述图形化结构为掩膜，刻蚀所述第一光刻开口290底部的掩膜层204时，所形成的第二开口211与第一开口206连通，且所述侧墙208分割第二开口211与第一开口206。后续在所述第一开口206底部的待刻蚀层200内形成第一目标槽，在所述第二开口211底部的待刻蚀层200内形成第二目标槽，则所述第一目标槽与第二目标槽之间的待刻蚀层200的尺寸是由侧墙的尺寸所决定。所述侧墙208的厚度可通过工艺调整，使得侧墙208的厚度较薄，因此，相邻第一目标槽与第二目标槽之间待刻蚀层200的尺寸较薄，即：相邻第一目标槽与第二目标槽之间待刻蚀层200的尺寸较小，则当半导体器件的制造面积一定时，用于制造第一目标槽和第二目标槽的面积较大。所述第一目标槽用于后续容纳第一导电层，所述第二目标槽用于后续容纳第二导电层，因此，有利于布局更多的第一导电层和第二导电层。
所述形成方法还包括：在所述第二区的掩膜层204内形成第三开口。
请参考图16和图17，图16与图14的剖面方向一致，图17与图15的剖面方向一致，以所述掩膜层204和侧墙208为掩膜，刻蚀所述第二粘合层203、底部硬掩膜层202，直至暴露出第一粘合层201，在所述第一开口206底部的底部硬掩膜层202内形成第一初始目标槽220，在所述第二开口211底部的底部硬掩膜层202内形成第二初始目标槽221。
以所述掩膜层204和侧墙208为掩膜，刻蚀所述第二粘合层203和底部硬掩膜层202的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
由于所述第一开口206与第二开口211之间仅具有侧墙208，使得以所述掩膜层204和侧墙208为掩膜，刻蚀所述第二粘合层203和底部硬掩膜层202，所形成的第一初始目标槽220与第二初始目标槽221之间的距离是由侧墙208的厚度所决定。
形成所述第一初始目标槽220和第二初始目标槽221之后，还包括：去除所述第一初始目标槽220底部的第一粘合层201和部分待刻蚀层200，在所述待刻蚀层200内形成第一目标槽；去除所述第二初始目标槽221底部的第一粘合层201和部分待刻蚀层200，在所述待刻蚀层200内形成第二目标槽；在所述第一目标槽内形成第一导电层，所述第一导电层充满第一目标槽；在所述第二目标槽内形成第二导电层，所述第二导电层充满第二目标槽。
所述第一初始目标槽220用于定义第一目标槽的位置和尺寸，所述第二初始目标槽221用于定义第二目标槽的位置和尺寸。由于第一初始目标槽220与第二初始目标槽221之间的距离是由侧墙208的厚度所决定，因此，所述第一目标槽与第二目标槽之间距离也是由侧墙208的厚度所决定。所述侧墙208的厚度可通过工艺调整，使得侧墙208的厚度较薄，因此，相邻第一目标槽与第二目标槽之间待刻蚀层200的尺寸较薄，即：相邻第一目标槽与第二目标槽之间待刻蚀层200的尺寸较小，则当半导体器件的制造面积一定时，用于制造第一目标槽和第二目标槽的面积较大。所述第一目标槽用于后续容纳第一导电层，所述第二目标槽用于后续容纳第二导电层，因此，有利于布局更多的第一导电层和第二导电层。
所述第一导电层的材料包括金属；所述第二导电层的材料包括金属。
所述形成方法还包括：去除所述第三开口底部的第二粘合层203、底部硬掩膜层202、第一粘合层201和部分待刻蚀层200，在所述待刻蚀层200内形成第三目标槽；在所述第三目标槽内形成第三导电层。
所述第三导电层的材料包括金属。
相应的，本发明还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体器件的形成方法，其特征在于，包括：
提供待刻蚀层，所述待刻蚀层沿第一方向包括若干个相互分立的第一区，所述第一区的待刻蚀层表面具有掩膜层；
在各个所述第一区的掩膜层内形成第一开口，所述第一开口在基底表面具有第一投影；
在所述第一开口的侧壁形成侧墙；
形成所述侧墙之后，在所述第一开口内和掩膜层表面形成图形化结构，所述图形化结构内具有第一光刻开口，所述第一光刻开口在基底表面具有第二投影，所述第二投影与第一投影部分重叠；
以所述图形化结构为掩膜，刻蚀第一光刻开口底部的掩膜层，在所述掩膜层内形成第二开口。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙的形成方法包括：在所述第一开口的侧壁和底部表面、以及掩膜层的顶部表面形成侧墙膜；去除所述第一开口底部和掩膜层顶部的侧墙膜，在所述第一开口侧壁形成侧墙。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述侧墙膜的形成工艺包括原子层沉积工艺。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙的材料包括：SiO2、SiN、TiO2、TiN或Al2O3。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙的厚度为：10纳米～30纳米。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述掩膜层的材料包括：SiO2、SiN或非晶硅。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述图形化结构包括：位于第一开口内和掩膜层表面的第一平坦层、位于所述第一平坦层表面的第一底部抗反射层以及位于第一底部抗反射层表面的第一光刻胶层，所述第一光刻胶层内具有所述第一光刻开口。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一开口的形成方法包括：在所述掩膜层表面形成第二平坦层；在所述第二平坦层表面形成第二底部抗反射层；在所述第二底部抗反射层表面形成第二光刻胶层，所述第二光刻胶层内具有第二光刻开口，所述第二光刻开口暴露出第一区的部分掩膜层；以所述第二光刻开口为掩膜，刻蚀所述第二底部抗反射层、第二平坦层和掩膜层，在所述掩膜层内形成第一开口。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，沿垂直于第一方向，第二投影与第一投影重叠区域的尺寸大于0。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀第一光刻开口底部的掩膜层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
11.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第二开口之后，所述形成方法还包括：以所述掩膜层为掩膜，刻蚀所述第一开口底部的待刻蚀层，在所述待刻蚀层内形成第一目标槽；以所述掩膜层为掩膜，刻蚀所述第二开口底部的待刻蚀层，在所述待刻蚀层内形成第二目标槽；在所述第一目标槽内形成第一导电层；在所述第二目标槽内形成第二导电层。
12.如权利要求11所述的半导体器件的形成方法，其特征在于，所述第一导电层的材料包括金属；所述第二导电层的材料包括金属。
13.如权利要求1所述的半导体器件的形成方法，其特征在于，所述待刻蚀层还包括若干个相互分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接；所述形成方法还包括：在所述第二区的掩膜层内形成第三开口；以所述掩膜层为掩膜，刻蚀所述第三开口底部的待刻蚀层，在所述待刻蚀层内形成第三目标槽；在所述第三目标槽内形成第三导电层。
14.如权利要求13所述的半导体器件的形成方法，其特征在于，所述第三导电层的材料包括金属。
15.一种采用权利要求1至14中任意一项方法形成的半导体器件。
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