CN111640655A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，方法包括：在第二掩膜层上和第一子槽的部分区域上形成第一光刻掩膜层，第一光刻掩膜层中具有位于第一子槽部分区域上的第一光刻开口，第一光刻开口还在第二方向延伸至第二子槽区的第二掩膜层上；以第一光刻掩膜层和第二掩膜层为掩膜刻蚀第一掩膜层，在第一掩膜层中形成第一分割槽；之后，去除第一光刻掩膜层；之后，刻蚀去除第二子槽区的第二掩膜层，在第一区的第二掩膜层中形成第二子槽，第二子槽和第一子槽贯通构成第一槽；之后，在第一分割槽中形成第一分割填充层；以第一分割填充层为掩膜刻蚀第一槽底部的第一掩膜层，在第一区的第一掩膜层中形成第一中间槽。所述方法降低了工艺难度。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
在半导体器件制造的工艺中，通常利用光刻工艺将掩膜版上的图形转移到衬底上。光刻过程包括：提供衬底；在衬底上形成光刻胶；对所述光刻胶进行曝光和显影，形成图案化的光刻胶，使得掩膜版上的图案转移到光刻胶中；以图案化的光刻胶为掩膜对衬底进行刻蚀，使得光刻胶上的图案转印到衬底中；去除光刻胶。
随着半导体器件尺寸的不断缩小，光刻关键尺寸逐渐接近甚至超出了光刻的物理极限，由此给光刻技术提出了更加严峻的挑战。双重构图技术的基本思想是通过两次构图形成最终的目标图案，以克服单次构图不能达到的光刻极限。
然而，现有的半导体器件的工艺难度较大。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以降低工艺难度。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：一种半导体器件的形成方法，其特征在于，包括：提供待刻蚀层，所述待刻蚀层包括若干分立的第一区，第一区沿第一方向排布，第一区包括第一槽区，第一槽区包括沿第二方向邻接的第一子槽区和第二子槽区，第二方向与第一方向垂直；在所述待刻蚀层上形成第一掩膜层和位于第一掩膜层上的第二掩膜层；在第一区的第二掩膜层中形成位于第一子槽区上的第一子槽；在第二掩膜层上和第一子槽的部分区域上形成第一光刻掩膜层，第一光刻掩膜层中具有位于第一子槽部分区域上的第一光刻开口，第一光刻开口还在第二方向延伸至第二子槽区的第二掩膜层上；以第一光刻掩膜层和第二掩膜层为掩膜刻蚀第一掩膜层，在第一区的第一掩膜层中形成第一分割槽，第一分割槽位于第一子槽在第二方向一侧边缘的底部；形成第一分割槽后，去除第一光刻掩膜层；去除第一光刻掩膜层后，刻蚀去除第二子槽区的第二掩膜层，在第一区的第二掩膜层中形成位于第二子槽区上的第二子槽，第二子槽和第一子槽贯通构成第一槽；形成第一槽后，在第一分割槽中形成第一分割填充层；以第一分割填充层为掩膜刻蚀第一槽底部的第一掩膜层，在第一区的第一掩膜层中形成第一中间槽，第一分割填充层在第二方向上分割第一中间槽。
可选的，所述第一分割填充层、第一掩膜层和第二掩膜层的材料互不相同；第一分割填充层的材料包括SiO2、SiN、TiO2、TiN、AlN或Al2O3；第一掩膜层的材料包括SiO2、SiN或非晶硅；第二掩膜层的材料包括SiO2、SiN或非晶硅。
可选的，第一光刻开口在第一方向上的宽度大于等于第一子槽在第一方向上的宽度。
可选的，第一光刻开口在第一方向上的宽度小于第一子槽在第一方向上的宽度；第二子槽在第一方向上的宽度小于第一分割槽在第一方向上的尺寸。
可选的，第一子槽在第一方向上的宽度为10纳米～60纳米。
可选的，所述第一分割填充层在第一方向上的尺寸为10纳米～60纳米。
可选的，对于相邻第一区上的第一光刻开口，第一光刻开口与第一子槽的重叠区域的面积相同；相邻第一区的第一分割填充层在第二方向上的尺寸相同。
可选的，所述第一分割填充层在第二方向上的尺寸为10纳米～40纳米。
可选的，对于相邻第一区上的第一光刻开口，第一光刻开口与第一子槽的重叠区域的面积不同；相邻第一区的第一分割填充层在第二方向上的尺寸不同。
可选的，还包括：形成第一子槽后，且在形成第一光刻掩膜层之前，在第二掩膜层上、第一子槽中和第一子槽上形成第一平坦层；在第一平坦层上第一底部抗反射层；在第一底部抗反射层上形成所述第一光刻掩膜层；以第一光刻掩膜层和第二掩膜层为掩膜刻蚀第一掩膜层以形成第一分割槽之前，以第一光刻掩膜层为掩膜刻蚀去除第一光刻开口底部的第一底部抗反射层和第一平坦层；形成第一分割槽后，在去除第一光刻掩膜层的过程中，去除第一底部抗反射层和第一平坦层。
可选的，所述待刻蚀层还包括若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接；所述半导体器件的形成方法还包括：在形成第二子槽之后，或者在形成第一子槽之前，在第二区的第二掩膜层中形成第二分割槽，第二分割槽在第二方向上分割第二区的第二掩膜层；形成第二分割槽和第二子槽后，在第一槽的侧壁形成掩膜侧墙，在形成所述掩膜侧墙的过程中，在第一分割槽中形成第一分割填充层，在第二分割槽中形成第二分割填充层；在形成第一中间槽之前，以第二分割填充层和掩膜侧墙为掩膜刻蚀第二区的第二掩膜层，在第二区的第二掩膜层中形成第二槽，第二分割填充层在第二方向分割第二槽，第二槽的侧壁暴露出掩膜侧墙；形成第二槽后，以第二掩膜层、掩膜侧墙和第一分割填充层为掩膜刻蚀第一槽底部的第一掩膜层，形成所述第一中间槽；以第二掩膜层、第二分割填充层和掩膜侧墙为掩膜刻蚀第二槽底部的第一掩膜层，在第二区的第一掩膜层中形成第二中间槽。
可选的，形成所述第一分割填充层、第二分割填充层和掩膜侧墙的方法包括：在第一槽的侧壁和底部、第一分割槽和第二分割槽中、以及第二掩膜层上形成分割填充膜；回刻蚀所述分割填充膜直至暴露出第二掩膜层的顶部表面和第一槽底部的第一掩膜层，形成第一分割填充层、第二分割填充层和掩膜侧墙。
可选的，第一分割填充层在第二方向上的尺寸小于等于掩膜侧墙厚度的2 倍；第二分割填充层在第二方向上的尺寸小于等于掩膜侧墙厚度的2倍。
可选的，所述待刻蚀层还包括若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接，第二区包括第二槽区，第二槽区包括沿第二方向邻接的第三子槽区和第四子槽区，第二槽区和第一槽区邻接；所述半导体器件的形成方法还包括：在形成第一中间槽之前，在第一槽的侧壁形成掩膜侧墙；形成所述掩膜侧墙和第一分割填充层之后，在第二区的第二掩膜层中形成位于第三子槽区上的第三子槽；在第二掩膜层上和第三子槽的部分区域上形成第二光刻掩膜层，第二光刻掩膜层中具有位于第三子槽部分区域上的第二光刻开口，第二光刻开口还在第二方向上延伸至第四子槽区的第二掩膜层上；以第二光刻掩膜层和第二掩膜层为掩膜刻蚀第一掩膜层，在第二区的第一掩膜层中形成第二分割槽，第二分割槽位于第三子槽的在第二方向一侧边缘的底部；形成第二分割槽后，去除第二光刻掩膜层；去除第二光刻掩膜层后，刻蚀去除第四子槽区的第二掩膜层，在第二区的第二掩膜层中形成位于第四子槽区上的第四子槽，第四子槽和第三子槽贯通构成第二槽，第二槽的侧壁暴露出掩膜侧墙；形成第二槽后，在第二分割槽中形成第二分割填充层；以第二分割填充层为掩膜刻蚀第二槽底部的第一掩膜层，在第二区的第一掩膜层中形成第二中间槽，第二分割填充层在第二方向上分割第二中间槽；形成第二分割填充层后，形成第一中间槽。
可选的，还包括：刻蚀第一中间槽底部的待刻蚀层，在待刻蚀层中形成第一目标槽；刻蚀第二中间槽底部的待刻蚀层，在待刻蚀层中形成第二目标槽；在第一目标槽中形成第一导电层；在第二目标槽中形成第二导电层。
本发明还提供一种采用上述任意一项方法形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，第一光刻掩膜层中具有第一光刻开口，第一光刻开口的延伸方向与第一子槽的延伸方向相同，且第一光刻开口位于第一子槽部分区域上并在第二方向延伸至第二子槽区的第二掩膜层上，这样第一光刻开口与第一子槽的重叠区域用于定义出第一分割填充层的位置。第一分割填充层在第一方向上的尺寸受到第一子槽在第一方向上宽度的限制，因此第一分割填充层在第一方向上尺寸较小。由于第一分割填充层在第二方向上的尺寸需要受到第一光刻开口和第一子槽的重叠区域在第二方向上尺寸的限制，因此第一分割填充层在第二方向上的尺寸能够较小。这样，第一分割填充层在第一方向上的尺寸和第二方向上的尺寸均能够分别较小，满足工艺设计的需求。而第一光刻开口位于第一子槽部分区域上，第一光刻开口还在第二方向延伸至第二子槽区的第二掩膜层上，因此第一光刻开口在第二方向上的尺寸能够做的较大，因此对光刻工艺的挑战降低，降低了工艺难度。
附图说明
图1至图5是一种半导体器件形成过程的结构示意图；
图6至图30是本发明一实施例中半导体器件形成过程的结构示意图；
图31至图47是本发明另一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
参考图1，提供待刻蚀层100，所述待刻蚀层100包括若干分立的第一区 A01和若干分立的第二区A02，第一区A01和第二区A02沿第一方向X相间排布，相邻的第一区A01和第二区A02邻接。
参考图2，在所述待刻蚀层100的第一区A01和第二区A02上形成第一掩膜层120；在第一区A01的第一掩膜层120中形成分立的第一槽121。
参考图3，在第一掩膜层120中形成位于部分第二区A02上的分割槽122，分割槽122的延伸方向平行于第一方向X，分割槽122还能延伸至第一区A01 上，部分分割槽122与第一槽121贯通，部分分割槽122与第一槽121相互分立。
参考图4，在所述第一槽121的侧壁形成掩膜侧墙130；在形成掩膜侧墙 130的过程中，在所述分割槽122中形成分割掩膜层131，分割掩膜层131填充满第二区A02上的分割槽122。
所述分割掩膜层131在第二方向Y上的宽度小于等于掩膜侧墙130的厚度的两倍。
参考图5，形成掩膜侧墙130和分割掩膜层131后，在第二区A02的第一掩膜层120中形成第二槽150，第二槽150的侧壁暴露出掩膜侧墙130，且第二槽150被第二区A02上的分割槽122沿第二方向切断，第二方向垂直于第一方向X。
分割槽122可以延伸至第一区A01上，或者，分割槽122和第一槽121 相互贯通。由于第一槽121在第一方向上的宽度大于分割槽122沿第二方向上的宽度，因此即使对于部分分割槽122和第一槽121贯通，在形成掩膜侧墙130的过程中，掩膜侧墙130也不会将分割槽122和第一槽121相互贯通的区域填满，第一槽121在第二方向上不会被分割掩膜层131切断。而对于与第一槽121相互分立的分割槽122，分割槽122还能延伸至第一区A01上，这样分割掩膜层131还延伸至第一区A01上，在这种情况下，第一槽121在第二方向上不会被分割掩膜层131切断。这样形成分割掩膜层131后，分割掩膜层131能够将第二区的第一掩膜层120完全分割且不会对第一槽121分割。在形成第二槽150的过程中，由于分割掩膜层131的阻挡，第二槽150 被分割掩膜层131在第二方向上完全切断。
通常希望第一槽121也被切断，第一槽121希望被切断的区域和分割掩膜层131的区域需要在第二方向上错开。
一种方法为：在第一槽121形成之前，在第一区的第一掩膜层120中形成分割结构，所述分割结构适于将第一槽121分割，形成分立的第一子槽。
然而，为了使第一槽121希望被切断的区域和分割掩膜层131的区域需要在第二方向上错开，分割结构不能延伸至对应第二槽位置的第一掩膜层120 中，这样分割结构在第一方向上的尺寸限制的较小；为了使分割结构在第二方向两侧的第一子槽之间的间距较小，需要使分割结构在第二方向上的尺寸较小。综上，分割结构不仅在第一方向上的尺寸较小，分割结构还在第二方向上的尺寸较小。而分割结构的位置直接由光刻层中的光刻开口定义，因此光刻开口在第一方向和第二方向上的尺寸均较小，对光刻工艺的挑战较大，增加了工艺的难度。
在此基础上，本发明提供一种半导体器件的形成方法，包括：在第一区的第二掩膜层中形成位于第一子槽区上的第一子槽；在第二掩膜层上和第一子槽的部分区域上形成第一光刻掩膜层，第一光刻掩膜层中具有位于第一子槽部分区域上的第一光刻开口，第一光刻开口还在第二方向延伸至第二子槽区的第二掩膜层上；以第一光刻掩膜层和第二掩膜层为掩膜刻蚀第一掩膜层，在第一区的第一掩膜层中形成第一分割槽，第一分割槽位于第一子槽在第二方向一侧边缘的底部；形成第一分割槽后，去除第一光刻掩膜层；去除第一光刻掩膜层后，刻蚀去除第二子槽区的第二掩膜层，在第一区的第二掩膜层中形成位于第二子槽区上的第二子槽，第二子槽和第一子槽贯通构成第一槽；形成第一槽后，在第一分割槽中形成第一分割填充层；以第一分割填充层为掩膜刻蚀第一槽底部的第一掩膜层，在第一区的第一掩膜层中形成第一中间槽，第一分割填充层在第二方向上分割第一中间槽。所述方法降低了工艺难度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图30是本发明一实施例中半导体器件形成过程的结构示意图。
参考图6，提供待刻蚀层200，所述待刻蚀层200包括若干分立的第一区 A1和若干分立的第二区A2，第一区A1和第二区A2沿第一方向X相间排布，相邻的第一区A1和第二区A2邻接。
若干第一区A1沿第一方向X排布，若干第二区A2沿第一方向X排布。
第一区A1和第二区A2沿第一方向X相间排布指的是：相邻的第一区 A1之间仅具有一个第二区，相邻的第二区之间仅具有一个第一区。
在其他实施例中，第一区和第二区的数量相等。
第一区A1包括第一槽区，第一槽区包括沿第二方向X邻接的第一子槽区和第二子槽区，第二方向与第一方向垂直。第一槽区用于定义出后续第一槽的位置，第一子槽区用于定义出第一后续第一子槽的位置，第二子槽区用于定义出后续第二子槽的位置。
所述待刻蚀层200的材料包括氧化硅或低K介质层(K小于等于3.9)。
结合参考图7和图8，图7为在图6基础上的示意图，图8为沿图7中切割线M-N的剖面示意图，在所述待刻蚀层200的第一区A1和第二区A2上形成第一掩膜层220和位于第一掩膜层220上的第二掩膜层230。
第一掩膜层220和第二掩膜层230的材料互不相同，第一掩膜层220的材料包括SiO2、SiN或非晶硅；第二掩膜层230的材料包括SiO2、SiN或非晶硅。
本实施例中，第一掩膜层220的材料为SiO2，第二掩膜层230的材料为非晶硅。
本实施例中，还包括：在形成第一掩膜层220之前，在所述待刻蚀层200 上形成粘附层(未图示)；在粘附层上形成底层硬掩膜层210；在底层硬掩膜层210上形成第一掩膜层220；在第一掩膜层220上形成第二掩膜层230。
所述底层硬掩膜层210的材料包括氮化钛。
所述粘附层的材料包括SiOC。
所述粘附层用于提高底层硬掩膜层210和待刻蚀层200之间的粘附性，使底层硬掩膜层210和待刻蚀层200之间的结合更加牢固。所述第一掩膜层 220还用于提高第二掩膜层230和底层硬掩膜层210之间的粘附性，使第二掩膜层230和底层硬掩膜层210之间的结合更加牢固。
所述底层硬掩膜层210的作用包括：底层硬掩膜层210作为刻蚀停止层；所述底层硬掩膜层210作为后续平坦化导电膜的停止层；所述底层硬掩膜层 210为材料为硬掩膜材料，因此后续刻蚀形成第一目标槽和第二目标槽时，底层硬掩膜层210的刻蚀损耗较小，底层硬掩膜层210中图形传递到待刻蚀层 200中的过程中，图形传递的稳定性较高。
在其他实施例中，可以不形成底层硬掩膜层和粘附层。
结合参考图9和图10，图9为在图7基础上的示意图，图10为在图8基础上的示意图，图10为沿图9中切割线M-N的剖面示意图，在第一区A1的第二掩膜层230中形成位于第一子槽区上的第一子槽231。
第一子槽231沿第二方向Y延伸，第二方向Y与第一方向X垂直。
第一子槽231在第一方向X上的宽度为10纳米～60纳米。
在第一方向X上，相邻第一子槽231之间的间距为10纳米～60纳米。
形成第一子槽231的工艺包括干法刻蚀工艺，如各项异性干刻工艺。
结合参考图11和图12，图11为在图9基础上的示意图，图12为沿图11 中切割线M1-N1的剖面示意图，在第二掩膜层230上、第一子槽231中和第一子槽231上形成第一平坦层240；在第一平坦层240上第一底部抗反射层241；在第一底部抗反射层241上形成图形化的第一光刻掩膜层242，第一光刻掩膜层242位于第二掩膜层230上和第一子槽231的部分区域上，第一光刻掩膜层242中具有位于第一子槽231部分区域上的第一光刻开口243，第一光刻开口243还在第二方向Y延伸至第二子槽区的第二掩膜层230上。
第一光刻开口243的延伸方向平行于第二方向Y。
第一光刻开口243与第一子槽231的重叠区域用于定义出后续第一分割填充层的位置。
在一种情况下，第一光刻开口243在第一方向X上的宽度大于第一子槽 231在第一方向X上的宽度，后续第一分割填充层在第一方向X上的尺寸由第一子槽231在第一方向X上的宽度限制。当第一光刻开口243在第一方向 X上的宽度大于第一子槽231在第一方向X上的宽度时，第一光刻开口243 在第一方向X上的宽度与第一子槽231在第一方向X上的宽度相近。本实施例中，以第一光刻开口243在第一方向X上的宽度大于第一子槽231在第一方向X上的宽度为示例进行说明。
在另一种情况下，第一光刻开口243在第一方向X上的宽度等于第一子槽231在第一方向X上的宽度，后续第一分割填充层在第一方向X上的尺寸由第一子槽231在第一方向X上的宽度限制。在该情况下，后续刻蚀第二子槽区的第二掩膜层以形成第二子槽的过程能够采用延伸至第二子槽区的第二掩膜层230上的第一光刻开口243来定义，这样能够减少光照次数，简化工艺，降低成本，且后续第二子槽和第一子槽的图形传递至第一中间槽后，第一子槽底部的第一中间槽在第一方向上的尺寸等于第二子槽底部第一中间槽在第一方向上的尺寸，第一分割填充层能够将第一子槽底部的第一中间槽和第二子槽底部第一中间槽隔开。
在另一种情况下，第一光刻开口243在第一方向X上的宽度小于第一子槽231在第一方向X上的宽度，后续第一分割槽在第一方向上的尺寸小于第一子槽231在第一方向X上的宽度，第二子槽在第一方向X上的宽度小于第一分割槽在第一方向上的尺寸，那么后续第二子槽和第一子槽的图形传递至第一中间槽后，第一分割槽在第一方向上的尺寸小于第一子槽底部第一中间槽在第一方向上的宽度，第二子槽底部第一中间槽在第一方向上的尺寸小于第一分割槽在第一方向上的尺寸，后续形成第一分割填充层后，第一分割填充层能够将第一子槽底部的第一中间槽和第二子槽底部第一中间槽隔开。
第一光刻开口243的延伸方向平行于第二方向Y。
第一光刻开口243位于第一子槽231部分区域上，第一光刻开口243还在第二方向Y延伸至第二子槽区的第二掩膜层230上，因此第一光刻开口243 在第二方向Y上的尺寸能够做的较大，因此对光刻工艺的挑战降低，降低了工艺难度。在一个实施例中，第一光刻开口243在第二方向Y上的尺寸为： 65纳米～1000纳米，如80纳米、100纳米、200纳米或500纳米。
本实施例中，对于相邻第一区A1上的第一光刻开口243，第一光刻开口 243与第一子槽的重叠区域的面积不同，相应的，后续各第一区形成的第一分割槽在第二方向上的尺寸不同，各第一区的第一分割填充层在第二方向上的尺寸不同，因此能够实现第一分割填充层在第二方向上的尺寸在不同范围内，使得第一分割填充层的工艺窗口较大。
在其他实施例中，对于相邻第一区上的第一光刻开口，第一光刻开口与第一子槽区的重叠区域的面积相同，相应的，后续各第一区形成的第一分割槽在第二方向上的尺寸相同，相邻第一区的第一分割填充层在第二方向上的尺寸相同，也就是说，任意第一区上的第一光刻开口，第一光刻开口与第一子槽区的重叠区域的面积相同，任意第一区的第一分割填充层在第二方向上的尺寸相同。
结合参考图13和图14，图13为在图11基础上的示意图，图14为在图 12基础上的示意图，图14为沿图13中切割线M1-N1的剖面示意图，以第一光刻掩膜层242为掩膜刻蚀去除第一光刻开口243底部的第一底部抗反射层 241和第一平坦层240。
以第一光刻掩膜层242为掩膜刻蚀去除第一光刻开口243底部的第一底部抗反射层和第一平坦层240，且暴露出第二掩膜层230的顶部表面和第一掩膜层220的表面。
结合参考图15和图16，图15为在图13基础上的示意图，图16为在图14基础上的示意图，图16为沿图15中切割线M1-N1的剖面示意图，以第一光刻掩膜层242和第二掩膜层230为掩膜刻蚀第一掩膜层220，在第一区A1 的第一掩膜层220中形成第一分割槽221，第一分割槽221位于第一子槽231 在第二方向Y一侧边缘的底部。
为了方便说明，第一子槽231底部的第一掩膜层220包括第一中间区和第一边缘区，第一边缘区分别位于第一中间区在第二方向的两侧，第一分割槽221位于第一中间区一侧的第一边缘区的第一掩膜层220中。
具体的，以第一光刻掩膜层242和第二掩膜层230为掩膜，刻蚀第一光刻开口243和第一子槽231的重叠区域底部的第一掩膜层220，在第一光刻开口243和第一子槽231的重叠区域底部的第一掩膜层220中形成第一分割槽 221。
第一分割槽221在第一方向X上的尺寸受到第一子槽231在第一方向X 上宽度的限制，因此第一分割槽221在第一方向X上尺寸较小。由于第一分割槽221在第二方向Y上的尺寸需要受到第一光刻开口243和第一子槽231 的重叠区域在第二方向Y上尺寸的限制，因此第一分割槽221在第二方向Y 上的尺寸较小。这样，第一分割槽221在第一方向X上的尺寸和第二方向Y 上的尺寸均分别较小，满足工艺设计的需求。
本实施例中，第一分割槽221在第一方向X上的尺寸为10纳米～60纳米。
本实施例中，各第一区形成的第一分割槽221在第二方向Y上的尺寸不同。
在其他实施例中，各第一区形成的第一分割槽221在第二方向Y上的尺寸相同，第一分割槽221在第二方向Y上的尺寸为10纳米～40纳米。
本实施例中，第一分割槽221不会延伸至第二区，因此第一分割槽221 不会对后续第二槽切断的位置有影响。
结合参考图17和图18，图17为在图15基础上的示意图，图18为在图 16基础上的示意图，图18为沿图17中切割线M1-N1的剖面示意图，形成第一分割槽221后，去除第一光刻掩膜层242。
在去除第一光刻掩膜层242的过程中，去除第一底部抗反射层241和第一平坦层240。
结合参考图19和图20，图19为在图17基础上的示意图，图20为在图 18基础上的示意图，图20为沿图19中切割线M1-N1的剖面示意图，去除第一光刻掩膜层242后，刻蚀去除第二子槽区的第二掩膜层230，在第一区A1 的第二掩膜层230中形成位于第二子槽区上的第二子槽232，第二子槽232和第一子槽231贯通构成第一槽。
形成第二子槽232的工艺包括干刻工艺，如各向异性干刻工艺。
第二子槽232的延伸方向平行于第二方向Y。
第二子槽232在第一方向X上的宽度为10纳米～60纳米。
结合参考图21和图22，图21为在图19基础上的示意图，图22为在图 20基础上的示意图，图22为沿图21中切割线M2-N2的剖面示意图，在第二区A2的第二掩膜层230中形成第二分割槽250，第二分割槽250在第二方向 Y上分割第二区A2的第二掩膜层230。
本实施例中，形成第二子槽232后，形成第二分割槽250。在其他实施例中，在形成第一子槽之前，在第二区的第二掩膜层中形成第二分割槽。
第二分割槽250在第二方向Y上的尺寸需要较小，在一个实施例中，第二分割槽250在第二方向Y上的尺寸为10纳米～40纳米。
所述第二分割槽250还能延伸至第一区A1的第二掩膜层230中上，部分第二分割槽250与第一槽贯通，部分第二分割槽250与第一槽相互分立。图 21中仅示意出了第二分割槽250与第一槽贯通的情况。
形成第二分割槽250的方法包括：在第二掩膜层230上和第一槽中形成第二平坦层；在第二平坦层上形成第二底部抗反射层；在第二底部抗反射层上形成图形化的第二光刻胶层，第二光刻胶层中具有第二光刻开口，第二光刻开口位于部分第二区上，第二光刻开口还延伸至第一区上；以第二光刻胶层为掩膜刻蚀去除第二光刻开口底部的第二底部抗反射层和第二平坦层；之后，以第二光刻胶层为掩膜刻蚀第二光刻开口底部的第二掩膜层，在第二掩膜层中形成第二分割槽250；之后，去除第二光刻胶层、第二底部抗反射层和第二平坦层。
对于延伸至第一区A1的第二掩膜层230中且与第一槽分立上的第二分割槽，第二分割槽250在第一方向X上的尺寸能够较大，第二分割槽250在第一方向X上的尺寸相对于在第二方向上的尺寸较大，第二分割槽250仅需要在第二方向Y上的尺寸限定的较小，因此形成第二分割槽250的工艺难度降低。
对于与第一槽贯通且位于在第一方向上相邻的第一槽之间的第二分割槽，第二分割槽对应的第二光刻开口还延伸至第一槽上，第二光刻开口在第一方向上的尺寸相对于在第二方向上的尺寸较大，第二光刻开口仅需要在第二方向上的尺寸限定的较小，因此形成第二光刻胶层的工艺难度降低。
结合参考图23、图24和图25，图23为在图21基础上的示意图，图24 为在图22基础上的示意图，图24为沿图23中切割线M2-N2的剖面示意图，图25为沿图23中切割线M1-N1的剖面示意图，形成第一槽后，在第一分割槽221中形成第一分割填充层271。
本实施例中，形成第二分割槽250和第二子槽232后，在第一槽的侧壁形成掩膜侧墙261，在形成所述掩膜侧墙261的过程中，在第一分割槽221中形成第一分割填充层271，在第二分割槽250中形成第二分割填充层272。
第一分割填充层271在待刻蚀层表面的投影图形与第二分割填充层272 在待刻蚀层表面的投影图形在第二方向Y上之间的距离大于零，即第一分割填充层271在待刻蚀层表面的投影图形与第二分割填充层272在待刻蚀层表面的投影图形在第二方向Y上相互错开。
本实施例中，第一分割槽221在第二方向Y上的尺寸小于等于掩膜侧墙 261厚度的2倍，第一分割填充层271在第二方向Y上的尺寸小于等于掩膜侧墙261厚度的2倍，这样第一分割填充层271能够将第一分割槽221填充满。
本实施例中，第二分割槽250在第二方向Y上的尺寸小于等于掩膜侧墙 261厚度的2倍，第二分割填充层272在第二方向Y上的尺寸小于等于掩膜侧墙261厚度的2倍，这样第二分割填充层272能够将第二区A2的第二分割槽250填充满。
本实施例中，形成所述第一分割填充层271、第二分割填充层272和掩膜侧墙261的方法包括：在第一槽的侧壁和底部、第一分割槽221和第二分割槽250中、以及第二掩膜层230上形成分割填充膜；回刻蚀所述分割填充膜直至暴露出第二掩膜层230的顶部表面和第一槽底部的第一掩膜层220，形成第一分割填充层271、第二分割填充层272和掩膜侧墙261。
本实施例中，第一分割填充层271、第二分割填充层272和掩膜侧墙261 在同一道工艺制程中形成，因此简化了工艺步骤。
所述第一分割填充层271、第一掩膜层220和第二掩膜层230的材料互不相同，第二分割填充层272、第一掩膜层220和第二掩膜层230的材料互不相同，掩膜侧墙261、第一掩膜层220和第二掩膜层230的材料互不相同。
第一分割填充层271的材料包括SiO2、SiN、TiO2、TiN、AlN或Al2O3。
本实施例中，第一分割填充层271、第二分割填充层271和掩膜侧墙261 的材料相同。在其他实施例中，第一分割填充层、第二分割填充层和掩膜侧墙的材料互不相同。
第一分割填充层271在第一方向X上的尺寸受到第一子槽在第一方向X 上宽度的限制，因此第一分割填充层271在第一方向X上尺寸较小，在一个具体的实施例中，第一分割填充层271在第一方向上的尺寸为10纳米～60纳米。
由于第一分割填充层271在第二方向Y上的尺寸需要受到第一光刻开口 243和第一子槽的重叠区域在第二方向Y上尺寸的限制，因此第一分割填充层271在第二方向Y上的尺寸较小。这样，第一分割填充层271在第一方向 X上的尺寸和第二方向Y上的尺寸均分别较小，满足工艺设计的需求。
本实施例中，相邻第一区上的第一分割槽在第二方向上的尺寸不同，相邻第一区的第一分割填充层在第二方向上的尺寸不同，因此能够实现第一分割填充层在第二方向上的尺寸在不同范围内，使得第一分割填充层的工艺窗口较大。
在其他实施例中，相邻第一区的第一分割槽在第二方向上的尺寸相同，相邻第一区的第一分割填充层在第二方向上的尺寸相同，也就是说，任意第一区上的第一光刻开口，第一光刻开口与第一子槽区的重叠区域的面积相同，相邻第一区的第一分割填充层在第二方向上的尺寸相同。具体的，所述第一分割填充层在第二方向上的尺寸为10纳米～40纳米。
结合参考图26和图27，图26为在图23基础上的示意图，图27为在图 24基础上的示意图，图27为沿图26中切割线M2-N2的剖面图，以第二分割填充层272和掩膜侧墙251为掩膜刻蚀第二区A2的第二掩膜层230，在第二区A2的第二掩膜层230中形成第二槽280，第二分割填充层272在第二方向 Y分割第二槽280，第二槽280的侧壁暴露出掩膜侧墙261。
第二槽280的延伸方向平行于第二方向Y。
第二槽280在第一方向X上的宽度为10纳米～60纳米。
所述第二分割填充层272将第二槽280在第二方向Y上分割。
第二槽280的侧壁暴露出掩膜侧墙261。第一槽和第二槽280之间被掩膜侧墙261隔开。
结合参考图28、图29和图30，图28为在图26基础上的示意图，图29 为在图27基础上的示意图，图29为沿图28中切割线M2-N2的剖面示意图，图30为沿图28中切割线M1-N1的剖面示意图，形成第二槽280后，以第二掩膜层230、掩膜侧墙261和第一分割填充层271为掩膜刻蚀第一槽底部的第一掩膜层220，在第一区A1的第一掩膜层220中形成第一中间槽291，第一分割填充层271在第二方向Y上分割第一中间槽291；以第二掩膜层230、第二分割填充层272和掩膜侧墙261为掩膜刻蚀第二槽280底部的第一掩膜层 220，在第二区A2的第一掩膜层220中形成第二中间槽290。
第二分割填充层272底部的第二区第一掩膜层在第二方向Y上分割第二中间槽290。
本实施例中，在形成第一中间槽291的过程中，形成第二中间槽290，简化了工艺制程。在其他实施例中，第一中间槽291形成之后，形成第二中间槽，或者，形成第二中间槽后，形成第一中间槽。
本实施例中，还包括：刻蚀第一中间槽291底部的待刻蚀层200，在待刻蚀层200中形成第一目标槽；刻蚀第二中间槽290底部的待刻蚀层200，在待刻蚀层200中形成第二目标槽；在第一目标槽中形成第一导电层；在第二目标槽中形成第二导电层。
本实施例中，还包括：在刻蚀第一中间槽底部的待刻蚀层以及第二中间槽底部的待刻蚀层之前，刻蚀第一槽底部底层硬掩膜层和粘附层，在第一中间槽底部的底层硬掩膜层中形成第一硬掩膜槽，刻蚀第二中间槽底部的底层硬掩膜层和粘附层，在第二中间槽底部的底层硬掩膜层中形成第二硬掩膜槽。
在一个实施例中，在刻蚀第一中间底部的底层硬掩膜层和粘附层，刻蚀第二中间槽底部的底层硬掩膜层和粘附层之后，且在形成第一导电层和第二导电层之前，去除第一掩膜层和第二掩膜层；去除第一掩膜层和第二掩膜层后，刻蚀第一硬掩膜槽底部的待刻蚀层，在待刻蚀层中形成第一目标槽，刻蚀第二硬掩膜槽底部的待刻蚀层，在待刻蚀层中形成第二目标槽；形成第一目标槽和第二目标槽之后，在第一目标槽和第二目标槽中、以及底层硬掩膜层上形成导电膜；平坦化导电膜直至暴露出底层硬掩膜层的顶部表面，在第一目标槽中形成第一导电层，在第二目标槽中形成第二导电层；之后，去除底层硬掩膜层和粘附层。
第一导电层和第二导电层的材料为金属，如铜或铝。
本实施例还提供一种采用上述方法形成的半导体器件。
本发明另一实施例还提供一种半导体器件的形成方法，本实施例与前一实施例的区别在于：第二区包括第二槽区，第二槽区包括沿第二方向邻接的第三子槽区和第四子槽区，第二槽区和第一槽区邻接；所述半导体器件的形成方法还包括：在形成第一中间槽之前，在第一槽的侧壁形成掩膜侧墙；形成所述掩膜侧墙和第一分割填充层之后，在第二区的第二掩膜层中形成位于第三子槽区上的第三子槽；在第二掩膜层上和第三子槽的部分区域上形成第二光刻掩膜层，第二光刻掩膜层中具有位于第三子槽部分区域上的第二光刻开口，第二光刻开口还在第二方向上延伸至第四子槽区的第二掩膜层上；以第二光刻掩膜层和第二掩膜层为掩膜刻蚀第一掩膜层，在第二区的第一掩膜层中形成第二分割槽，第二分割槽位于第三子槽的在第二方向一侧边缘的底部；形成第二分割槽后，去除第二光刻掩膜层；去除第二光刻掩膜层后，刻蚀去除第四子槽区的第二掩膜层，在第二区的第二掩膜层中形成位于第四子槽区上的第四子槽，第四子槽和第三子槽贯通构成第二槽；形成第二槽后，在第二分割槽中形成第二分割填充层；以第二分割填充层为掩膜刻蚀第二槽底部的第一掩膜层，在第二区的第一掩膜层中形成第二中间槽，第二分割填充层在第二方向上分割第二中间槽；形成第二分割填充层后，以第一分割填充层为掩膜刻蚀第一槽底部的第一掩膜层，在第一区的第一掩膜层中形成第一中间槽，第一分割填充层在第二方向上分割第一中间槽。
图31至图47是本发明另一实施例中半导体器件形成过程的结构示意图。
结合参考图31和图32，图31为在图19基础上的示意图，图32为在图 20基础上的示意图，图32为沿图31中切割线M1-N1的剖面示意图，在第一槽的侧壁形成掩膜侧墙361；在第一分割槽221中形成第一分割填充层371。
本实施例中，一种情况下，形成第一分割填充层371之后，形成掩膜侧墙361。第一分割填充层371在第二方向Y上的尺寸不受到掩膜侧墙361厚度的限制。具体的，形成第一分割填充层371的方法包括：在第一槽和第一分割槽221中、以及第二掩膜层上形成第一分割膜；回刻蚀第一分割膜以去除第二掩膜层上的第一分割膜和第一槽中的第一分割膜，形成第一分割填充层371。形成掩膜侧墙361的方法包括：在第一槽的底部和侧壁、第一分割填充层371的表面、以及第二掩膜层的顶部表面形成侧墙膜；回刻蚀侧墙膜直至暴露出第二掩膜层的顶部表面、第一掩膜层表面和第一分割填充层371的表面，形成掩膜侧墙361。
在另一种情况下，在形成掩膜侧墙的过程中，形成第一分割填充层，第一分割填充层在第二方向上的尺寸小于掩膜侧墙厚度的2倍。具体的，在第一槽的侧部和底部、第一分割槽中、以及第二掩膜层的顶部表面形成侧墙膜；回刻蚀侧墙膜直至暴露出第二掩膜层的顶部表面和第一掩膜层的表面，形成第一分割填充层和掩膜侧墙。
结合参考图33和图34，图33为在图31基础上的示意图，图34为沿图33中切割线M2-N2的剖面示意图，形成所述掩膜侧墙361和第一分割填充层 371之后，在第二区A2的第二掩膜层230中形成位于第三子槽区上的第三子槽381。
第三子槽381沿第二方向Y延伸，第二方向Y与第一方向X垂直。
第三子槽381在第一方向X上的宽度为10纳米～60纳米。
在第一方向X上，相邻第三子槽381之间的间距为10纳米～60纳米。
形成第三子槽381的工艺包括干法刻蚀工艺，如各项异性干刻工艺。
结合参考图35和图36，图35为在图33基础上的示意图，图36为沿图 35中切割线M2-N2的剖面示意图，在第二掩膜层230上和第三子槽381的部分区域上形成第二光刻掩膜层392，第二光刻掩膜层392中具有位于第三子槽部分区域上的第二光刻开口393，第二光刻开口393还在第二方向Y上延伸至第四子槽区的第二掩膜层230上。
具体的，在第二掩膜层230上、第三子槽381中第三子槽381上形成第二平坦层390；在第二平坦层390上第二底部抗反射层391；在第二底部抗反射层391上形成图形化的第二光刻掩膜层392，第二光刻掩膜层392位于第二掩膜层230上和第三子槽381的部分区域上。
第二光刻开口393的延伸方向平行于第二方向Y。
第二光刻开口393与第三子槽381的重叠区域用于定义出后续第二分割填充层的位置。
在一种情况下，第二光刻开口393在第一方向X上的宽度大于第三子槽 381在第一方向X上的宽度，后续第二分割填充层在第一方向X上的尺寸由第三子槽381在第一方向X上的宽度限制。当第二光刻开口393在第一方向 X上的宽度大于第三子槽381在第一方向X上的宽度时，第二光刻开口393 在第一方向X上的宽度与第三子槽381在第一方向X上的宽度相近。
在另一种情况下，第二光刻开口393在第一方向X上的宽度等于第三子槽381在第一方向X上的宽度，后续第二分割填充层在第一方向X上的尺寸由第三子槽381在第一方向X上的宽度限制。在该情况下，后续刻蚀第四子槽区的第二掩膜层以形成第四子槽的过程能够采用延伸至第四子槽区的第二掩膜层230上的第二光刻开口393来定义，这样能够减少光照次数，简化工艺，降低成本，且后续第四子槽和第三子槽的图形传递至第二中间槽后，第三子槽底部的第二中间槽在第一方向上的尺寸等于第四子槽底部第二中间槽在第一方向上的尺寸，第二分割填充层能够将第三子槽底部的第二中间槽和第四子槽底部第二中间槽隔开。本实施例中，以第二光刻开口393在第一方向X上的宽度等于第三子槽381在第一方向X上的宽度为示例进行说明。
在另一种情况下，第二光刻开口393在第一方向X上的宽度小于第三子槽381在第一方向X上的宽度，后续第二分割槽在第一方向上的尺寸小于第三子槽381在第一方向X上的宽度，第四子槽在第一方向X上的宽度小于第二分割槽在第一方向上的尺寸，那么后续第四子槽和第三子槽的图形传递至第二中间槽后，第二分割槽在第一方向上的尺寸小于第三子槽底部第二中间槽在第一方向上的宽度，第四子槽底部第二中间槽在第一方向上的尺寸小于第二分割槽在第一方向上的尺寸，后续形成第二分割填充层后，第二分割填充层能够将第三子槽底部的第二中间槽和第四子槽底部第二中间槽隔开。
第二光刻开口393位于第三子槽381部分区域上，第二光刻开口393还在第二方向Y延伸至第四子槽区的第二掩膜层230上，因此第二光刻开口393 在第二方向Y上的尺寸能够做的较大，因此对光刻工艺的挑战降低，降低了工艺难度。在一个实施例中，第二光刻开口293在第二方向Y上的尺寸为： 65纳米～1000纳米，如80纳米、100纳米、200纳米或500纳米。
本实施例中，对于相邻第二区A2上的第二光刻开口393，第二光刻开口 393与第三子槽的重叠区域的面积不同，相应的，后续各第二区形成的第二分割槽在第二方向上的尺寸不同，各第二区的第二分割填充层在第二方向上的尺寸不同，因此能够实现第二分割填充层在第二方向上的尺寸在不同范围内，使得第二分割填充层的工艺窗口较大。
在其他实施例中，对于相邻第二区上的第二光刻开口，第二光刻开口与第三子槽区的重叠区域的面积相同，相应的，后续各第二区形成的第二分割槽在第二方向上的尺寸相同，相邻第二区的第二分割填充层在第二方向上的尺寸相同，也就是说，任意第二区上的第二光刻开口，第二光刻开口与第三子槽区的重叠区域的面积相同，任意第二区的第二分割填充层在第二方向上的尺寸相同。
结合参考图37和图38，图37为在图35基础上的示意图，图38为在图 36基础上的示意图，图38为沿图37中切割线M2-N2的剖面示意图，以第二光刻掩膜层392为掩膜刻蚀去除第二光刻开口393底部的第二底部抗反射层 391和第二平坦层390；之后，以第二光刻掩膜层392和第二掩膜层230为掩膜刻蚀第一掩膜层220，在第二区A2的第一掩膜层220中形成第二分割槽 400，第二分割槽400位于第三子槽381在第二方向一侧边缘的底部。
具体的，以第二光刻掩膜层392和第二掩膜层230为掩膜，刻蚀第二光刻开口393和第三子槽381的重叠区域底部的第一掩膜层220，在第二光刻开口393和第三子槽381的重叠区域底部的第一掩膜层220中形成第二分割槽 400。
第二分割槽400在第一方向X上的尺寸受到第三子槽381在第一方向X 上宽度的限制，因此第二分割槽400在第一方向X上尺寸较小。由于第二分割槽400在第二方向Y上的尺寸需要受到第二光刻开口393和第三子槽381 的重叠区域在第二方向Y上尺寸的限制，因此第二分割槽400在第二方向Y 上的尺寸能够较小。这样，第二分割槽400在第一方向X上的尺寸和第二方向Y上的尺寸均能够分别较小，满足工艺设计的需求。
本实施例中，第二分割槽400在第一方向X上的尺寸为10纳米～60纳米。
本实施例中，各第二区形成的第二分割槽400在第二方向Y上的尺寸不同。
在其他实施例中，各第二区形成的第二分割槽400在第二方向Y上的尺寸相同，第二分割槽400在第二方向Y上的尺寸为10纳米～40纳米。
本实施例中，第二分割槽400不会延伸至第一区，因此第二分割槽400 不会对第一槽切断的位置有影响。
结合参考图39和图40，图35为在图33基础上的示意图，图36为沿图 34中切割线M2-N2的剖面示意图，形成第二分割槽400后，去除第二光刻掩膜层392。
在去除第二光刻掩膜层392的过程中，去除第二平坦层和第二底部抗反射层。
结合参考图41和图42，图41为在图39基础上的示意图，图42为在图 40基础上的示意图，图42为沿图41中切割线M2-N2的剖面示意图，去除第二光刻掩膜层392后，刻蚀去除第四子槽区的第二掩膜层230，在第二区A2 的第二掩膜层230中形成位于第四子槽区上的第四子槽382，第四子槽382和第三子槽381贯通构成第二槽。
形成第四子槽382的工艺包括干刻工艺，如各向异性干刻工艺。
第四子槽382的延伸方向平行于第二方向Y。
第四子槽382在第一方向X上的宽度为10纳米～60纳米。
本实施例中，第二槽的侧壁暴露出掩膜侧墙361，具体的，第三子槽的侧壁暴露出掩膜侧墙361，第四子槽的侧壁暴露出掩膜侧墙361。
第二槽和第一槽被掩膜侧墙361隔开。
结合参考图43和图44，图43为在图41基础上的示意图，图44为在图 42基础上的示意图，图44为沿图43中切割线M2-N2的剖面示意图，形成第二槽后，在第二分割槽400中形成第二分割填充层410。
形成第二分割填充层410的方法包括：在第二分割槽400和第二槽中、以及第二掩膜层230上形成第二分割膜；回刻蚀第二分割膜以去除第二槽中的第二分割膜和第二掩膜层230上的第二分割膜，形成第二分割填充层410。
第二分割填充层410的材料参照前述实施例中第二分割填充层的材料，第一分割填充层的材料参照前述实施例中第一分割填充层的材料不再详述。
结合参考图45、图46和图47，图45为在图43基础上的示意图，图46 为在图44基础上的示意图，图46为沿图45中切割线M2-N2的剖面示意图，图47为沿图45中切割线M-N1的剖面示意图，以第二分割填充层410为掩膜刻蚀第二槽底部的第一掩膜层220，在第二区A2的第一掩膜层220中形成第二中间槽420，第二分割填充层410在第二方向Y上分割第二中间槽420；形成第二分割填充层410后，以第一分割填充层371为掩膜刻蚀第一槽底部的第一掩膜层220，在第一区A1的第一掩膜层220中形成第一中间槽440，第一分割填充层371在第二方向Y上分割第一中间槽440。
本实施例中，在形成第一中间槽440的过程中形成第二中间槽420，简化了工艺。
本实施例中，还包括：刻蚀第一中间槽440底部的待刻蚀层200，在待刻蚀层200中形成第一目标槽；刻蚀第二中间槽420底部的待刻蚀层200，在待刻蚀层200中形成第二目标槽；在第一目标槽中形成第一导电层；在第二目标槽中形成第二导电层。
关于本实施例与前一实施例中相同的部分，不再详述。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
本发明还提供一种半导体器件的形成方法包括：提供待刻蚀层，所述待刻蚀层包括若干分立的第一区和若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接，第一区包括第一槽区，第一槽区包括沿第二方向邻接的第一子槽区、第一间隔区和第二子槽区，第一间隔区位于第一子槽区和第二子槽区之间，第二方向与第一方向垂直；在第一区的第二掩膜层中形成位于第一间隔区上的第一间隔槽；在第二掩膜层上形成第一光刻掩膜层，第一光刻掩膜层中具有位于第一间隔槽上的第一光刻开口，第一光刻开口还在第二方向延伸至第二子槽区的第二掩膜层上，第一光刻掩膜层完全暴露出第一间隔槽；以第一光刻掩膜层和第二掩膜层为掩膜刻蚀第一掩膜层，在第一区的第一掩膜层中形成第一分割槽，第一分割槽位于第一间隔槽的底部；形成第一分割槽后，去除第一光刻掩膜层；去除第一光刻掩膜层后，刻蚀去除第二子槽区和第一子槽区的第二掩膜层，在第一区的第二掩膜层中形成第一子槽和第二子槽，第一子槽位于第一子槽区上，第二子槽位于第二子槽区上，且第一子槽、第一间隔槽和第二子槽贯通形成第一槽；形成第一槽后，在第一分割槽中形成第一分割填充层；以第一分割填充层为掩膜刻蚀第一槽底部的第一掩膜层，在第一区的第一掩膜层中形成第一中间槽，第一分割填充层在第二方向上分割第一中间槽。
第二区包括第二槽区，第二槽区包括沿第二方向邻接的第三子槽区、第二间隔区和第四子槽区，第二间隔区位于第三子槽区和第四子槽区之间，第二方向与第一方向垂直。
所述半导体器件的形成方法还包括：在形成第一中间槽之前，在第一槽的侧壁形成掩膜侧墙；形成所述掩膜侧墙和第一分割填充层之后，在第二区的第二掩膜层中形成位于第二间隔区上的第二间隔槽；在第二掩膜层上形成第二光刻掩膜层，第二光刻掩膜层中具有位于第二间隔槽上的第二光刻开口，第二光刻开口还在第二方向延伸至第四子槽区的第二掩膜层上，第二光刻掩膜层完全暴露出第二间隔槽；以第二光刻掩膜层和第二掩膜层为掩膜刻蚀第一掩膜层，在第二区的第一掩膜层中形成第二分割槽，第二分割槽位于第二间隔槽的底部；形成第二分割槽后，去除第二光刻掩膜层；去除第二光刻掩膜层后，刻蚀去除第四子槽区和第三子槽区的第二掩膜层，在第二区的第二掩膜层中形成第三子槽和第四子槽，第三子槽位于第三子槽区上，第四子槽位于第四子槽区上，且第三子槽、第二间隔槽和第四子槽贯通形成第二槽；形成第二槽后，在第二分割槽中形成第二分割填充层；以第二分割填充层为掩膜刻蚀第二槽底部的第一掩膜层，在第二区的第一掩膜层中形成第二中间槽，第二分割填充层在第二方向上分割第二中间槽；形成第二分割填充层后，以第一分割填充层为掩膜刻蚀第一槽底部的第一掩膜层，在第一区的第一掩膜层中形成第一中间槽，第一分割填充层在第二方向上分割第一中间槽。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体器件的形成方法，其特征在于，包括：
提供待刻蚀层，所述待刻蚀层包括若干分立的第一区，第一区沿第一方向排布，第一区包括第一槽区，第一槽区包括沿第二方向邻接的第一子槽区和第二子槽区，第二方向与第一方向垂直；
在所述待刻蚀层上形成第一掩膜层和位于第一掩膜层上的第二掩膜层；
在第一区的第二掩膜层中形成位于第一子槽区上的第一子槽；
在第二掩膜层上和第一子槽的部分区域上形成第一光刻掩膜层，第一光刻掩膜层中具有位于第一子槽部分区域上的第一光刻开口，第一光刻开口还在第二方向延伸至第二子槽区的第二掩膜层上；
以第一光刻掩膜层和第二掩膜层为掩膜刻蚀第一掩膜层，在第一区的第一掩膜层中形成第一分割槽，第一分割槽位于第一子槽在第二方向一侧边缘的底部；
形成第一分割槽后，去除第一光刻掩膜层；
去除第一光刻掩膜层后，刻蚀去除第二子槽区的第二掩膜层，在第一区的第二掩膜层中形成位于第二子槽区上的第二子槽，第二子槽和第一子槽贯通构成第一槽；
形成第一槽后，在第一分割槽中形成第一分割填充层；
以第一分割填充层为掩膜刻蚀第一槽底部的第一掩膜层，在第一区的第一掩膜层中形成第一中间槽，第一分割填充层在第二方向上分割第一中间槽。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一分割填充层、第一掩膜层和第二掩膜层的材料互不相同；第一分割填充层的材料包括SiO2、SiN、TiO2、TiN、AlN或Al2O3；第一掩膜层的材料包括SiO2、SiN或非晶硅；第二掩膜层的材料包括SiO2、SiN或非晶硅。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，第一光刻开口在第一方向上的宽度大于等于第一子槽在第一方向上的宽度。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，第一光刻开口在第一方向上的宽度小于第一子槽在第一方向上的宽度；第二子槽在第一方向上的宽度小于第一分割槽在第一方向上的尺寸。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，第一子槽在第一方向上的宽度为10纳米～60纳米。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一分割填充层在第一方向上的尺寸为10纳米～60纳米。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，对于相邻第一区上的第一光刻开口，第一光刻开口与第一子槽的重叠区域的面积相同；相邻第一区的第一分割填充层在第二方向上的尺寸相同。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述第一分割填充层在第二方向上的尺寸为10纳米～40纳米。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，对于相邻第一区上的第一光刻开口，第一光刻开口与第一子槽的重叠区域的面积不同；相邻第一区的第一分割填充层在第二方向上的尺寸不同。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：形成第一子槽后，且在形成第一光刻掩膜层之前，在第二掩膜层上、第一子槽中和第一子槽上形成第一平坦层；在第一平坦层上第一底部抗反射层；在第一底部抗反射层上形成所述第一光刻掩膜层；以第一光刻掩膜层和第二掩膜层为掩膜刻蚀第一掩膜层以形成第一分割槽之前，以第一光刻掩膜层为掩膜刻蚀去除第一光刻开口底部的第一底部抗反射层和第一平坦层；形成第一分割槽后，在去除第一光刻掩膜层的过程中，去除第一底部抗反射层和第一平坦层。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述待刻蚀层还包括若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接；所述半导体器件的形成方法还包括：在形成第二子槽之后，或者在形成第一子槽之前，在第二区的第二掩膜层中形成第二分割槽，第二分割槽在第二方向上分割第二区的第二掩膜层；形成第二分割槽和第二子槽后，在第一槽的侧壁形成掩膜侧墙，在形成所述掩膜侧墙的过程中，在第一分割槽中形成第一分割填充层，在第二分割槽中形成第二分割填充层；在形成第一中间槽之前，以第二分割填充层和掩膜侧墙为掩膜刻蚀第二区的第二掩膜层，在第二区的第二掩膜层中形成第二槽，第二分割填充层在第二方向分割第二槽，第二槽的侧壁暴露出掩膜侧墙；形成第二槽后，以第二掩膜层、掩膜侧墙和第一分割填充层为掩膜刻蚀第一槽底部的第一掩膜层，形成所述第一中间槽；以第二掩膜层、第二分割填充层和掩膜侧墙为掩膜刻蚀第二槽底部的第一掩膜层，在第二区的第一掩膜层中形成第二中间槽。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，形成所述第一分割填充层、第二分割填充层和掩膜侧墙的方法包括：在第一槽的侧壁和底部、第一分割槽和第二分割槽中、以及第二掩膜层上形成分割填充膜；回刻蚀所述分割填充膜直至暴露出第二掩膜层的顶部表面和第一槽底部的第一掩膜层，形成第一分割填充层、第二分割填充层和掩膜侧墙。
13.根据权利要求11所述的半导体器件的形成方法，其特征在于，第一分割填充层在第二方向上的尺寸小于等于掩膜侧墙厚度的2倍；第二分割填充层在第二方向上的尺寸小于等于掩膜侧墙厚度的2倍。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述待刻蚀层还包括若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接，第二区包括第二槽区，第二槽区包括沿第二方向邻接的第三子槽区和第四子槽区，第二槽区和第一槽区邻接；所述半导体器件的形成方法还包括：在形成第一中间槽之前，在第一槽的侧壁形成掩膜侧墙；形成所述掩膜侧墙和第一分割填充层之后，在第二区的第二掩膜层中形成位于第三子槽区上的第三子槽；在第二掩膜层上和第三子槽的部分区域上形成第二光刻掩膜层，第二光刻掩膜层中具有位于第三子槽部分区域上的第二光刻开口，第二光刻开口还在第二方向上延伸至第四子槽区的第二掩膜层上；以第二光刻掩膜层和第二掩膜层为掩膜刻蚀第一掩膜层，在第二区的第一掩膜层中形成第二分割槽，第二分割槽位于第三子槽的在第二方向一侧边缘的底部；形成第二分割槽后，去除第二光刻掩膜层；去除第二光刻掩膜层后，刻蚀去除第四子槽区的第二掩膜层，在第二区的第二掩膜层中形成位于第四子槽区上的第四子槽，第四子槽和第三子槽贯通构成第二槽，第二槽的侧壁暴露出掩膜侧墙；形成第二槽后，在第二分割槽中形成第二分割填充层；以第二分割填充层为掩膜刻蚀第二槽底部的第一掩膜层，在第二区的第一掩膜层中形成第二中间槽，第二分割填充层在第二方向上分割第二中间槽；形成第二分割填充层后，形成第一中间槽。
15.根据权利要求11或14所述的半导体器件的形成方法，其特征在于，还包括：刻蚀第一中间槽底部的待刻蚀层，在待刻蚀层中形成第一目标槽；刻蚀第二中间槽底部的待刻蚀层，在待刻蚀层中形成第二目标槽；在第一目标槽中形成第一导电层；在第二目标槽中形成第二导电层。
16.一种采用权利要求1至15中任意一项方法形成的半导体器件。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023092811A1 (zh) * 2021-11-24 2023-06-01 上海集成电路研发中心有限公司 双重构图的图形化方法和半导体结构

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111834212B (zh) * 2019-04-23 2023-05-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030082238A (ko) * 2002-04-17 2003-10-22 삼성전자주식회사 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법
KR20050041403A (ko) * 2003-10-31 2005-05-04 삼성전자주식회사 반도체 장치의 제조 방법.
CN104425356A (zh) * 2013-08-27 2015-03-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法
CN106952862A (zh) * 2016-01-06 2017-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8987142B2 (en) * 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US9153478B2 (en) * 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US9209076B2 (en) * 2013-11-22 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of double patterning lithography process using plurality of mandrels for integrated circuit applications
US9368349B2 (en) * 2014-01-14 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Cut last self-aligned litho-etch patterning
KR102436100B1 (ko) * 2015-09-24 2022-08-24 도쿄엘렉트론가부시키가이샤 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법
KR102403736B1 (ko) * 2015-11-02 2022-05-30 삼성전자주식회사 반도체 소자 및 그 반도체 소자의 제조 방법
US10504774B2 (en) * 2016-07-20 2019-12-10 Globalfoundries Inc. Lithographic patterning to form fine pitch features
US9934970B1 (en) * 2017-01-11 2018-04-03 International Business Machines Corporation Self aligned pattern formation post spacer etchback in tight pitch configurations
US9911604B1 (en) * 2017-01-24 2018-03-06 Globalfoundries Inc. Sidewall spacer pattern formation method
US10636667B2 (en) * 2017-11-21 2020-04-28 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor devices and structures thereof
US10566207B2 (en) * 2017-12-27 2020-02-18 Samsung Electronics Co., Ltd. Semiconductor manufacturing methods for patterning line patterns to have reduced length variation
US10790155B2 (en) * 2018-06-27 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices
US11164772B2 (en) * 2018-10-30 2021-11-02 International Business Machines Corporation Spacer-defined process for lithography-etch double patterning for interconnects
US11257673B2 (en) * 2018-11-26 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dual spacer metal patterning
CN111640656B (zh) * 2019-03-01 2023-06-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030082238A (ko) * 2002-04-17 2003-10-22 삼성전자주식회사 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법
KR20050041403A (ko) * 2003-10-31 2005-05-04 삼성전자주식회사 반도체 장치의 제조 방법.
CN104425356A (zh) * 2013-08-27 2015-03-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法
CN106952862A (zh) * 2016-01-06 2017-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023092811A1 (zh) * 2021-11-24 2023-06-01 上海集成电路研发中心有限公司 双重构图的图形化方法和半导体结构

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