KR20210145986A - 평탄화층 형성 방법 및 이를 이용한 패턴 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 70
- 239000000463 material Substances 0.000 claims abstract description 156
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000000576 coating method Methods 0.000 claims abstract description 16
- 239000011248 coating agent Substances 0.000 claims abstract description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 22
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 14
- 229910052799 carbon Inorganic materials 0.000 claims description 14
- 239000013077 target material Substances 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 238000004528 spin coating Methods 0.000 claims description 3
- 239000005368 silicate glass Substances 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 23
- 230000004888 barrier function Effects 0.000 description 4
- BGTOWKSIORTVQH-UHFFFAOYSA-N cyclopentanone Chemical compound O=C1CCCC1 BGTOWKSIORTVQH-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- XNWFRZJHXBZDAG-UHFFFAOYSA-N 2-METHOXYETHANOL Chemical compound COCCO XNWFRZJHXBZDAG-UHFFFAOYSA-N 0.000 description 2
- UHKJHMOIRYZSTH-UHFFFAOYSA-N ethyl 2-ethoxypropanoate Chemical compound CCOC(C)C(=O)OCC UHKJHMOIRYZSTH-UHFFFAOYSA-N 0.000 description 2
- BDJSOPWXYLFTNW-UHFFFAOYSA-N methyl 3-methoxypropanoate Chemical compound COCCC(=O)OC BDJSOPWXYLFTNW-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- YEJRWHAVMIAJKC-UHFFFAOYSA-N 4-Butyrolactone Chemical compound O=C1CCCO1 YEJRWHAVMIAJKC-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 239000003575 carbonaceous material Substances 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
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- H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
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- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
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Abstract
본 발명의 실시예들은 갭필물질 형성 전 후에 시너 코팅을 적용하여 갭필물질의 평탄화 특성을 개선할 수 있는 평탄화층 형성 방법 및 이를 이용한 패턴 형성 방법을 제공한다. 본 실시예에 따른 평탄화층 형성 방법은 트렌치를 포함하는 기판을 제공하는 단계; 상기 트렌치 상부에 프리 시너(Pre-Thinner)를 코팅하는 단계; 상기 트렌치에 갭필물질을 형성하는 단계; 상기 갭필물질 상에 포스트 시너(Post-Thinner)를 코팅하는 단계; 및 상기 기판에 스핀을 진행하는 단계를 포함할 수 있다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 상세하게는 평탄화층 형성 방법 및 이를 이용한 패턴 형성 방법에 관한 것이다.
반도체 장치 제조 공정시에 복수의 패턴이 형성된다. 일반적인 포토리소그래피 공정에 의해서는 패턴의 임계치수(Critical Dimension)를 최소화하는데 한계가 있다. 이에 따라 포토리소그래피의 임계 해상도(Critical resolution)를 초과하는 임계치수를 실현하는 기술이 필요하다.
한편, 패턴 사이를 갭필하는 갭필물질의 경우, 웨이퍼 상의 위치 또는 패턴에 따라 평탄하지 않게 형성될 수 있다. 특히, 갭필물질을 하드마스크 등으로 적용하는 경우, 패턴 간 두께 차이로 인해 하층부 패터닝시 문제가 발생될 수 있다.
본 발명의 실시예들은 갭필물질 형성 전 후에 시너 코팅을 적용하여 갭필물질의 평탄화 특성을 개선할 수 있는 평탄화층 형성 방법 및 이를 이용한 패턴 형성 방법을 제공한다.
본 실시예에 따른 패턴 형성 방법은 트렌치를 포함하는 기판을 제공하는 단계; 상기 트렌치 상부에 프리 시너(Pre-Thinner)를 코팅하는 단계; 상기 트렌치에 갭필물질을 형성하는 단계; 상기 갭필물질 상에 포스트 시너(Post-Thinner)를 코팅하는 단계; 및 상기 기판에 스핀을 진행하는 단계를 포함할 수 있다.
본 실시예에 따른 또 다른 패턴 형성 방법은 식각대상물질 상에 제1라인을 형성하는 단계; 상기 제1라인 사이에 적어도 상기 제1라인의 상부면보다 높은레벨의 상부면을 갖는 갭필물질을 형성하는 단계; 상기 갭필물질을 식각하여 상기 제1라인과 교차하는 방향의 제2라인을 형성하는 단계; 상기 제2라인 사이에 적어도 상기 제1라인과 동일레벨의 상부면을 갖는 하드마스크를 갭필하는 단계; 상기 제2라인 및 하드마스크에 의해 노출된 제1라인을 식각하는 단계; 상기 제2라인을 제거하는 단계; 및 상기 제1라인 및 하드마스크로 상기 식각대상물질을 식각하여 서로 분리된 복수의 섬형 오픈부들을 형성하는 단계를 포함하고, 상기 갭필물질을 형성하는 단계의 전과 후에, 시너를 코팅할 수 있다.
본 기술은 갭필물질의 평탄화 특성을 개선하여 반도체 장치의 신뢰성을 개선하는 효과가 있다.
도 1a 내지 도 1f는 본 실시예에 따른 평탄화층 형성 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2i는 본 실시예에 따른 패턴 형성 방법을 설명하기 위한 평면도이다.
도 3a 내지 도 11d는 본 실시예에 따른 패턴 형성 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2i는 본 실시예에 따른 패턴 형성 방법을 설명하기 위한 평면도이다.
도 3a 내지 도 11d는 본 실시예에 따른 패턴 형성 방법을 설명하기 위한 단면도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1a 내지 도 1f는 본 실시예에 따른 평탄화층 형성 방법을 설명하기 위한 단면도이다.
도 1a에 도시된 바와 같이, 기판(10)에 트렌치(11)를 형성할 수 있다. 트렌치(11)를 형성하기 위해 기판(10) 상에 구조물 및 마스크패턴의 적층구조 또는 마스크패턴을 형성하고, 마스크패턴을 식각마스크로 이용하여 구조물 또는 기판(10)을 식각하는 공정을 진행할 수 있다. 트렌치(11) 기판(10)을 식각하여 형성된 트렌치일 수 있고, 기판(10) 상부에 형성된 구조물의 식각으로 형성된 트렌치일 수 있다. 이하, 본 실시예에서는 기판(10)에 형성된 트렌치(11)를 가정하여 설명하기로 한다.
트렌치(11)는 라인 타입(Line type), 격자 타입(Mesh type) 또는 홀 타입(Hole type) 등의 오픈부 형상을 포함할 수 있다.
도 1b에 도시된 바와 같이, 트렌치(11) 상부에 프리 시너(Pre-Thinner)(12)를 코팅할 수 있다. 프리 시너(12)는 후속 공정에서 트렌치(11)에 형성되는 갭필 물질의 평탄화 특성을 향상시키는 역할을 할 수 있다. 프리 시너(12)는 트렌치(11)를 포함하는 기판(10) 전면에 코팅될 수 있다. 프리 시너(12)는 예를 들어, PGMEA(Prophlene glycol methyl ether acetate), PGME(Prophlene Glycol Methyl Ether)의 조합으로 구성될 수 있다. 프리 시너(12)는 예를 들어, CPN(Cyclopentanone), MMP(Methyl-3-methoxy propionate), GBL(GammaButyrolactone), EEP(Ethoxy ethyl propionate) 등의 첨가물을 더 포함할 수 있다. 프리 시너(12)는 후속 베이크 공정에서 쉽게 제거가능하며, 갭필물질의 갭필이 용이하도록 그 두께를 조절할 수 있다. 프리 시너(12)는 예를 들어, 0.1초∼3초의 시간 동안 코팅될 수 있다.
도 1c에 도시된 바와 같이, 트렌치(11)에 갭필물질(13)을 형성할 수 있다. 갭필물질(13)은 예를 들어, 스핀 코팅(Spin Coating)으로 형성할 수 있다. 갭필물질(13)은 예를 들어, 탄소함유물질을 포함할 수 있으나, 트렌치(11) 내에 갭필이 가능하며, 시너에 의해 평탄화 특성이 개선되는 물질들을 모두 포함할 수 있다. 탄소함유물질은 예를 들어, SOC(Spin On Carbon) 또는 포토레지스트(Photoresist)를 포함할 수 있으나, 이에 한정되지 않는다. 예를 들어, SOC의 점도는 1∼4 CP(Ceti-Poise) 범위 내에서 사용할 수 있고, SOC를 형성하기 위한 기판(10)의 스핀 속도는 0.1RPM∼3000RPM으로 조절할 수 있다. 갭필물질(13)은 트렌치(11)의 깊이에 따라 그 두께 및 갭필 시간이 조절될 수 있다. 갭필물질(13)은 예를 들어, 0.1초∼5초의 시간 동안 형성될 수 있다.
도 1d에 도시된 바와 같이, 갭필물질(13) 상에 포스트 시너(Post-Thinner)(14)를 형성할 수 있다. 포스트 시너(14)는 갭필물질(13)의 평탄화 특성을 개선하기 위한 것으로, 후속 스핀 공정시 토크(Torque)를 증가시키는 역할을 할 수 있다. 포스트 시너(14)는 프리 시너(11)와 동일한 물질로 형성할 수 있다. 포스트 시너(14)는 후속 베이크 공정시 갭필물질(13) 상부에 잔류하지 않으면서, 후속 스핀 공정시 토크를 증가시킬 수 있는 두께로 조절될 수 있다. 포스트 시너(14)는 갭필물질(13) 상부에 분사될 수 있다. 포스트 시너(14)는 예를 들어, 0.1CC ∼ 5CC의 용량을 코팅할 수 있다.
도 1e에 도시된 바와 같이, 갭필물질(13)을 평탄화시키기 위해 기판(10)에 스핀(Spin, 20)을 진행할 수 있다. 기판(10)의 스핀 속도는 트렌치(11) 외부의 갭필물질(13)이 트렌치(11) 내부로 이동하여 갭필물질(13)의 평탄화 특성이 최대화되도록 속도를 조절할 수 있다. 기판(10)의 스핀 속도는 예를 들어, 10RPM∼3000RPM으로 진행할 수 있다.
도 1f에 도시된 바와 같이, 베이크 공정(Bake, 30)을 진행할 수 있다. 베이크 공정(30)은 프리 시너(11, 도 1e 참조) 및 포스트 시너(14, 도 1e 참조)를 제거하기 위해 진행될 수 있다. 베이크 공정(30)에 의해 시너(11, 14)가 모두 제어되어, 트렌치(11) 내에 평탄화층(15)만이 잔류할 수 있다. 베이크 공정(30)은 예를 들어, 0℃∼400℃의 온도로 진행할 수 있다.
위와 같이, 본 발명은 갭필물질(13)을 형성하기 전과 후에 시너 공정을 적용함으로써, 갭필물질(13) 만을 형성할 때보다 높은 토크(Torque)를 받아 평탄화 특성이 개선된 평탄화층(15)을 형성할 수 있다.
따라서, 평탄화층(15)을 하드마스크로 적용하는 경우, 식각 공정의 마진이 증가될 수 있다. 또한, 평탄화층(15) 상부에 하드마스크를 적용하는 경우, 하부 평탄화로 인해 포커스 마진(Focus margin)이 증가할 수 있다.
도 2a 내지 도 2i는 본 실시예에 따른 패턴 형성 방법을 설명하기 위한 평면도이다. 도 3a 내지 도 11d는 본 실시예에 따른 패턴 형성 방법을 설명하기 위한 단면도이다.
도 3a는 도 2a의 A1-A1'에 따른 단면도이고, 도 3b는 도 2a의 A2-A2'에 따른 단면도이고, 도 3c는 도 2a의 A3-A3'에 따른 단면도이고, 도 3d는 도 2a의 A4-A4'에 따른 단면도이다.
도 2a, 도 3a, 도 3b, 도 3c 및 도 3d에 도시된 바와 같이, 기판(101) 상에 식각대상물질(102)이 형성될 수 있다. 기판(101)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체기판, 절연층, 도전층, 반도체층 또는 이들의 조합을 포함할 수 있다. 기판(101)은 실리콘기판, 실리콘저마늄기판, SOI 기판 또는 화합물 반도체기판을 포함할 수 있다. 식각대상물질(102)은 싱글층(single layer) 또는 다층(Multi-layer)일 수 있다. 식각대상물질(102)은 절연층, 도전층, 반도체층 또는 이들의 조합을 포함할 수 있다. 식각대상물질(102)은 실리콘산화물, 실리콘질화물, 폴리실리콘, 금속 또는 이들의 조합을 포함할 수 있다.
식각대상물질(102) 상에 제1하드마스크물질(103)이 형성될 수 있다. 제1하드마스크물질(103)은 식각대상물질(102)에 대해 식각선택비를 가질 수 있다. 제1하드마스크물질(103)은 실리콘산화물을 포함할 수 있다. 본 실시예에서 제1하드마스크물질(103)은 USG(Undoped Silicate Glass)일 수 있다.
제1하드마스크물질(103) 상에 제1희생물질(104)이 형성될 수 있다. 제1희생물질(104)은 제1하드마스크물질(103)에 대해 식각선택비를 가질 수 있다. 즉, 제1희생물질(104)은 제1하드마스크물질(103)의 식각 공정을 진행하는 동안에, 식각배리어(etch barrier) 역할을 수행할 수 있다. 제1희생물질(104)은 질화물, 산화물, 카본, ARC(Anti-Reflection Coating layer), 폴리실리콘, SOC(Spin On carbon) 또는 이들의 조합을 포함할 수 있다. 제1희생물질(104)은 서로 다른 물질들로 이루어진 다층일 수 있다. 제1희생물질(104)은 제1하드마스크물질(103)의 식각 공정을 진행하는 동안에, 식각배리어(etch barrier) 역할을 수행할 수 있다. 제1희생물질(104)의 상부 표면은 평탄할 수 있다. 제1희생물질(104)은 스핀온코팅(Spin On Coating)에 의해 형성될 수 있다. 제1희생물질(104)은 카본함유물질(Carbon containing material)로 형성될 수 있다. 제1희생물질(104)은 스핀온코팅에 의해 형성된 카본물질(SOC)을 포함할 수 있다. 카본함유물질은 실리콘산화물에 식각선택비를 가질 수 있다.
제1희생물질(104) 상에 제1마스크물질(105)이 형성될 수 있다. 제1마스크물질(105)은 제1희생물질(104)에 대해 식각선택비를 가질 수 있다. 제1마스크물질(105)은 산화질화물을 포함할 수 있다. 제1마스크물질(105)은 실리콘산화질화물(SiON)을 포함할 수 있다. 제1마스크물질(105)은 제1희생물질(104)보다 얇을 수 있다.
제1마스크물질(105) 상에 복수의 제1포토레지스트패턴(106)이 형성될 수 있다. 제1포토레지스트패턴들(106)은 제1마스크물질(105) 상에 포토레지스트를 도포한 후, 노광 및 현상을 수행하여 형성될 수 있다. 제1포토레지스트패턴들(106)은 라인/스페이스 형상일 수 있다. 제1포토레지스트패턴들(106)은 어느 한 방향(D1)으로 연장되는 리니어 형상일 수 있다. 제1포토레지스트패턴들(106) 사이에 복수의 제1스페이싱(106S)이 정의될 수 있고, 제1스페이싱(106S)에 의해 제1마스크물질(105)의 표면이 부분적으로 노출될 수 있다. 제1스페이싱(106S)은 어느 한 방향으로 연장되는 리니어 형상일 수 있다.
도 4a는 도 2b의 A1-A1'에 따른 단면도이고, 도 4b는 도 2b의 A2-A2'에 따른 단면도이고, 도 4c는 도 2b의 A3-A3'에 따른 단면도이고, 도 4d는 도 2b의 A4-A4'에 따른 단면도이다.
도 2b, 도 4a, 도 4b, 도 4c 및 도 4d에 도시된 바와 같이, 복수의 제1라인들(line, 103L)이 형성될 수 있다. 제1라인들(103L)은 제1하드마스크물질(103)의 식각에 의해 형성될 수 있다. 제1라인들(103L)을 형성하기 위해, 제1마스크물질(105), 제1희생물질(104) 및 제1하드마스크물질(103)을 순차적으로 식각할 수 있다. 각 하부층의 식각은 식각된 상부층이 식각마스크로 이용될 수 있다. 다시 말해, 제1마스크물질(105)은 제1포토레지스트패턴들(106)을 식각마스크로 이용하여 식각될 수 있고, 제1희생물질(104)은 식각된 제1마스크물질(105)을 이용하여 식각될 수 있으며, 제1하드마스크물질(103)은 식각된 제1희생물질(104)을 이용하여 식각될 수 있다.
제1라인들(103L)은 어느 한 방향(D1)으로 연장되는 리니어 형상일 수 있다. 제1라인들(103L)은 라인/스페이스 형상일 수 있다. 제1라인들(103L) 사이에 복수의 스페이싱(Spacing)이 정의될 수 있고, 복수의 스페이싱에 의해 식각대상물질(102)의 표면이 부분적으로 노출될 수 있다.
제1라인들(103L)을 형성한 후에, 제1포토레지스트패턴들(106), 제1마스크물질(105) 및 제1희생물질(104)이 제거될 수 있다. 제1포토레지스트패턴들(106), 제1마스크물질(105) 및 제1희생물질(104)은 각 하부층들을 식각하는 공정에서 일부 손실될 수 있으며, 잔류하는 경우 스트립 공정을 통해 제거될 수 있다.
도 5a는 도 2c의 A1-A1'에 따른 단면도이고, 도 5b는 도 2c의 A2-A2'에 따른 단면도이고, 도 5c는 도 2c의 A3-A3'에 따른 단면도이고, 도 5d는 도 2c의 A4-A4'에 따른 단면도이다.
도 2c, 도 5a, 도 5b, 도 5c 및 도 5d에 도시된 바와 같이, 제1라인들(103L) 사이를 갭필하는 제2희생물질(107)이 형성될 수 있다. 제2희생물질(107)은 적어도 제1라인들(103L)의 상부면보다 높은 레벨의 상부면을 갖도록 형성할 수 있다. 제2희생물질(107)은 제1라인들(103L) 사이의 스페이싱을 보이드없이(Void free) 채울 수 있다.
이를 위해, 제2희생물질(107)을 형성하는 공정은 도 1a 내지 도 1f에 도시된 본 실시예에 따른 평탄화층 형성 방법으로 진행될 수 있다. 다시 말해, 제2희생물질(107)을 형성하는 공정은 제1라인들(103L) 사이에 제2희생물질(107)을 갭필하기 전과 후에 각각 시너 코팅(Thinner Coating) 공정을 적용하고, 스핀 및 베이크 공정을 통해 코팅된 시너를 제거하는 공정으로 진행할 수 있다.
따라서, 제2희생물질(107)의 상부 표면은 평탄할 수 있다. 제2희생물질(107)과 제1희생물질(104)은 동일 물질일 수 있다. 제2희생물질(107)은 스핀온코팅에 의해 형성될 수 있다. 제2희생물질(107)은 카본함유물질로 형성될 수 있다. 제2희생물질(107)은 스핀온카본(SOC)을 포함할 수 있다.
도 6a는 도 2d의 A1-A1'에 따른 단면도이고, 도 6b는 도 2d의 A2-A2'에 따른 단면도이고, 도 6c는 도 2d의 A3-A3'에 따른 단면도이고, 도 6d는 도 2d의 A4-A4'에 따른 단면도이다.
도 2d, 도 6a, 도 6b, 도 6c 및 도 6d에 도시된 바와 같이, 제2희생물질(107) 상에 제2마스크물질(108)이 형성될 수 있다. 제2마스크물질(108)과 제1마스크물질들(105)은 동일 물질일 수 있다. 제2마스크물질(108)은 제2희생물질(107)에 대해 식각선택비를 가질 수 있다. 제2마스크물질(108)은 산화질화물을 포함할 수 있다. 제2마스크물질(108)은 실리콘산화질화물(SiON)을 포함할 수 있다. 제2마스크물질(108)은 제2희생물질(107)보다 얇을 수 있다.
제2마스크물질(108) 상에 제2포토레지스트패턴들(109)이 형성될 수 있다. 제2포토레지스트패턴들(109)은 제2마스크물질(108) 상에 포토레지스트를 도포한 후, 노광 및 현상을 수행하여 형성될 수 있다. 제2포토레지스트패턴들(109)은 라인/스페이스 형상일 수 있다. 제2포토레지스트패턴들(109)은 어느 한 방향(D2)으로 연장되는 리니어 형상일 수 있다. 제2포토레지스트패턴들(109) 사이에 복수의 스페이싱(Spacing)이 정의될 수 있고, 스페이싱에 의해 제2마스크물질(108)의 표면이 부분적으로 노출될 수 있다. 스페이싱은 어느 한 방향으로 연장되는 리니어 형상일 수 있다. 제2포토레지스트패턴들(109)은 제1라인들(103L)과 교차할 수 있다. 예를 들어, 제2포토레지스트패턴들(109)과 제1라인들(103L)은 수직하게 교차할 수 있다.
도 7a는 도 2e의 A1-A1'에 따른 단면도이고, 도 7b는 도 2e의 A2-A2'에 따른 단면도이고, 도 7c는 도 2e의 A3-A3'에 따른 단면도이고, 도 7d는 도 2e의 A4-A4'에 따른 단면도이다.
도 2e, 도 7a, 도 7b, 도 7c 및 도 7d에 도시된 바와 같이, 복수의 제2라인(107L)이 형성될 수 있다. 제2라인들(107L)은 제2희생물질(107, 도 2d 참조)의 식각에 의해 형성될 수 있다. 제2라인들(107L)을 형성하기 위해, 제2포토레지스트패턴들(109)을 식각배리어로 제2마스크물질(108)을 식각하고, 식각된 제2마스크물질(108)을 식각배리어로 제2희생물질(107)을 식각할 수 있다.
제2라인들(107L)은 어느 한 방향(D2)으로 연장되는 리니어 형상일 수 있다. 제2라인들(107L)과 제1라인들(103L)은 교차할 수 있다. 예를 들어, 제2라인들(107L)과 제1라인들(103L)은 수직하게 교차할 수 있다. 제2라인들(107L) 사이에 복수의 스페이싱이 정의될 수 있고, 스페이싱에 의해 식각대상물질(102) 및 제1라인들(103L)이 부분적으로 노출될 수 있다.
탑뷰로 볼 때, 제2라인들(107L)과 제1라인들(103L)은 수직하게 교차할 수 있다.
도 8a는 도 2f의 A1-A1'에 따른 단면도이고, 도 8b는 도 2f의 A2-A2'에 따른 단면도이고, 도 8c는 도 2f의 A3-A3'에 따른 단면도이고, 도 8d는 도 2f의 A4-A4'에 따른 단면도이다.
도 2f, 도 8a, 도 8b, 도 8c 및 도 8d에 도시된 바와 같이, 제2라인들(107L) 사이의 스페이싱에 제2하드마스크물질(110)을 갭필할 수 있다. 제2하드마스크물질(110)은 상기 제1라인들(103L)과 동일레벨의 상부면을 갖도록 형성할 수 있다. 이를 위해, 제2라인들(107L) 사이에 제2하드마스크물질(110)을 갭필한 후, 제2라인들(107L)의 스페이싱으로 인해 제1라인들(103L)이 노출되도록, 제2하드마스크물질(110)을 에치백(Etch back)할 수 있다.
제2하드마스크물질(110)은 제1라인들(103L)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제2하드마스크물질(110)은 예를 들어, 폴리실리콘을 포함할 수 있다. 폴리실리콘은 실리콘산화막에 대해 식각선택비를 가질 수 있다.
탑뷰로 볼 때, 제2라인들(107L) 사이의 스페이싱에 제1라인들(103L)과 제2하드마스크물질(110)이 번갈아 배치될 수 있다.
도 9a는 도 2g의 A1-A1'에 따른 단면도이고, 도 9b는 도 2g의 A2-A2'에 따른 단면도이고, 도 9c는 도 2g의 A3-A3'에 따른 단면도이고, 도 9d는 도 2g의 A4-A4'에 따른 단면도이다.
도 2g, 도 9a, 도 9b, 도 9c 및 도 9d에 도시된 바와 같이, 제2라인들(107L)및 제2하드마스크물질(110)을 식각마스크로 이용하여 제2라인들(107L) 사이에 노출된 제1라인들(103L, 도 8a 참조)을 선택적으로 식각할 수 있다. 따라서, 제2라인들(107L)과 교차되어 노출되지 않는 제1라인들(103L, 도 8c 참조)이 잔류하여 제1섬패턴(103P)을 형성할 수 있다.
탑뷰로 볼 때, 제2라인들(107L) 사이의 스페이싱에 식각대상물질(102)과 제2하드마스크물질(110)이 번갈아 배치될 수 있다.
도 10a는 도 2h의 A1-A1'에 따른 단면도이고, 도 10b는 도 2h의 A2-A2'에 따른 단면도이고, 도 10c는 도 2h의 A3-A3'에 따른 단면도이고, 도 10d는 도 2h의 A4-A4'에 따른 단면도이다.
도 2h, 도 10a, 도 10b, 도 10c 및 도 10d에 도시된 바와 같이, 제2라인들(107L, 도 9c 참조)을 제거할 수 있다. 제2라인들(107L)은 스트립 공정으로 제거될 수 있다.
식각대상물질(102) 상부에는 섬 형상(Island Shape)의 제1섬패턴(103P)과 제2하드마스크물질(110)이 사선 방향으로 번갈아 배치되는 격자 구조(Mesh Structure)가 형성될 수 있다.
도 11a는 도 2i의 A1-A1'에 따른 단면도이고, 도 11b는 도 2i의 A2-A2'에 따른 단면도이고, 도 11c는 도 2i의 A3-A3'에 따른 단면도이고, 도 11d는 도 2i의 A4-A4'에 따른 단면도이다.
도 2i, 도 11a, 도 11b, 도 11c 및 도 11d에 도시된 바와 같이, 섬 형상 제1섬패턴(103P) 및 제2하드마스크물질(110)의 더블 식각마스크(double etch mask)를 이용하여 식각대상물질(102, 도 10a 참조)을 식각할 수 있다. 이에 따라, 복수의 섬 형상 패턴(102P)이 형성될 수 있다. 섬 형상 패턴(102P)은 동일한 크기 및 동일한 간격을 갖고, 레귤러 어레이로 배치될 수 있다.
섬 형상 패턴(102P)은 서로 연속되지 않을 수 있다.
다른 실시예에서, 섬 형상 패턴(102P) 형성을 위해 틸트 식각을 진행하여 서로 분리된 섬 형상의 오프닝을 제공하는 연속된 섬 형성 패턴(102P)을 형성할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
10 : 기판
11 : 트렌치
12 : 프리 시너 13 : 갭필물질
14 : 포스트 시너 15 : 평탄화층
20 : 스핀 30 : 베이크 공정
12 : 프리 시너 13 : 갭필물질
14 : 포스트 시너 15 : 평탄화층
20 : 스핀 30 : 베이크 공정
Claims (16)
- 트렌치를 포함하는 기판을 제공하는 단계;
상기 트렌치 상부에 프리 시너(Pre-Thinner)를 코팅하는 단계;
상기 트렌치에 갭필물질을 형성하는 단계;
상기 갭필물질 상에 포스트 시너(Post-Thinner)를 코팅하는 단계; 및
상기 기판에 스핀을 진행하는 단계
를 포함하는 평탄화층 형성 방법.
- 제1항에 있어서,
상기 갭필물질을 형성하는 단계는,
스핀 코팅(Spin Coating)으로 진행하는 평탄화층 형성 방법.
- 제1항에 있어서,
상기 포스트 시너를 코팅하는 단계 후에,
베이크(Bake) 공정을 진행하는 단계를 더 포함하는 평탄화층 형성 방법.
- 제1항에 있어서,
상기 갭필물질은 탄소함유물질을 포함하는 평탄화층 형성 방법.
- 제4항에 있어서,
상기 탄소함유물질은 SOC(Spin On Carbon) 또는 포토레지스트(photoresist)를 포함하는 평탄화층 형성 방법.
- 식각대상물질 상에 제1라인을 형성하는 단계;
상기 제1라인 사이에 적어도 상기 제1라인의 상부면보다 높은레벨의 상부면을 갖는 갭필물질을 형성하는 단계;
상기 갭필물질을 식각하여 상기 제1라인과 교차하는 방향의 제2라인을 형성하는 단계;
상기 제2라인 사이에 적어도 상기 제1라인과 동일레벨의 상부면을 갖는 하드마스크를 갭필하는 단계;
상기 제2라인 및 하드마스크에 의해 노출된 제1라인을 식각하는 단계;
상기 제2라인을 제거하는 단계; 및
상기 제1라인 및 하드마스크로 상기 식각대상물질을 식각하여 서로 분리된 복수의 섬형 오픈부들을 형성하는 단계를 포함하고,
상기 갭필물질을 형성하는 단계의 전과 후에,
시너를 코팅하는
패턴 형성 방법.
- 제6항에 있어서,
상기 갭필물질을 형성하는 단계는,
상기 제1라인 상부에 프리 시너를 코팅하는 단계;
상기 프리 시너 상에 갭필물질을 형성하는 단계;
상기 갭필물질 상에 포스트 시너를 코팅하는 단계;
상기 기판에 스핀을 진행하는 단계; 및
베이크(Bake) 공정을 진행하는 단계
를 포함하는 패턴 형성 방법.
- 제7항에 있어서,
상기 갭필물질을 형성하는 단계는,
스핀 코팅으로 진행하는 패턴 형성 방법.
- 제6항에 있어서,
상기 갭필물질은 탄소함유물질을 포함하는 패턴 형성 방법.
- 제9항에 있어서,
상기 탄소함유물질은 SOC 또는 포토레지스트를 포함하는 패턴 형성 방법.
- 제6항에 있어서,
상기 제1라인과 제2라인은 수직으로 교차하는 패턴 형성 방법.
- 제6항에 있어서,
상기 제2라인과 하드마스크는 격자구조의 식각마스크를 형성하는 패턴 형성 방법.
- 제6항에 있어서,
상기 제1라인을 형성하는 단계는,
상기 식각대상물질 상에 실리콘산화물을 형성하는 단계;
상기 실리콘산화물 상에 마스크물질을 형성하는 단계;
상기 마스크물질 상에 라인 타입의 포토레지스트패턴을 형성하는 단계;
상기 포토레지스트패턴을 식각마스크로 상기 마스크물질을 식각하는 단계; 및
상기 마스크물질을 식각마스크로 상기 하드마스크물질을 식각하는 단계
를 포함하는 패턴 형성 방법.
- 제13항에 있어서,
상기 실리콘산화물은 USG(Undoped Silicate Glass)를 포함하는 패턴 형성 방법.
- 제13항에 있어서,
상기 마스크물질은 SOC 및 SiON의 적층구조를 포함하는 패턴 형성 방법.
- 제6항에 있어서,
상기 하드마스크는 폴리실리콘(Poly Silicon)을 포함하는 패턴 형성 방법.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020200062914A KR20210145986A (ko) | 2020-05-26 | 2020-05-26 | 평탄화층 형성 방법 및 이를 이용한 패턴 형성 방법 |
US17/082,535 US11651968B2 (en) | 2020-05-26 | 2020-10-28 | Method for forming planarization layer and pattern forming method using the same |
CN202011295582.2A CN113725080B (zh) | 2020-05-26 | 2020-11-18 | 形成平坦化层的方法以及使用其的图案形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020200062914A KR20210145986A (ko) | 2020-05-26 | 2020-05-26 | 평탄화층 형성 방법 및 이를 이용한 패턴 형성 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20210145986A true KR20210145986A (ko) | 2021-12-03 |
Family
ID=78672370
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020200062914A KR20210145986A (ko) | 2020-05-26 | 2020-05-26 | 평탄화층 형성 방법 및 이를 이용한 패턴 형성 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11651968B2 (ko) |
KR (1) | KR20210145986A (ko) |
CN (1) | CN113725080B (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115386959B (zh) * | 2022-08-26 | 2024-02-06 | 镓特半导体科技(上海)有限公司 | 一种氮化镓生长方法及氮化镓 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101009225A (zh) * | 2005-08-05 | 2007-08-01 | 海力士半导体有限公司 | 平坦化方法、形成层间电介质层、隔离层和插塞的方法 |
US20070128355A1 (en) | 2005-12-06 | 2007-06-07 | Hynix Semiconductor, Inc. | Method for coating photoresist material |
JP4805769B2 (ja) | 2006-09-14 | 2011-11-02 | 東京エレクトロン株式会社 | 塗布処理方法 |
KR101511159B1 (ko) | 2008-12-31 | 2015-04-10 | 삼성전자주식회사 | 반도체 소자의 패턴 형성 방법 |
CN102983098A (zh) * | 2011-09-07 | 2013-03-20 | 中国科学院微电子研究所 | 后栅工艺中电极和连线的制造方法 |
US8894869B2 (en) * | 2012-11-13 | 2014-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lithography process using directed self assembly |
US8669180B1 (en) * | 2012-11-26 | 2014-03-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with self aligned end-to-end conductive line structure and method of forming the same |
JP6014110B2 (ja) * | 2013-12-23 | 2016-10-25 | ダウ グローバル テクノロジーズ エルエルシー | ギャップ充填方法 |
KR102201092B1 (ko) * | 2014-09-16 | 2021-01-11 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
US9881794B1 (en) * | 2016-11-29 | 2018-01-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor methods and devices |
KR20210041149A (ko) * | 2019-10-04 | 2021-04-15 | 삼성전자주식회사 | 가변 저항 메모리 소자의 제조 방법 |
-
2020
- 2020-05-26 KR KR1020200062914A patent/KR20210145986A/ko unknown
- 2020-10-28 US US17/082,535 patent/US11651968B2/en active Active
- 2020-11-18 CN CN202011295582.2A patent/CN113725080B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN113725080A (zh) | 2021-11-30 |
US11651968B2 (en) | 2023-05-16 |
CN113725080B (zh) | 2024-03-26 |
US20210375632A1 (en) | 2021-12-02 |
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