CN113725080B - 形成平坦化层的方法以及使用其的图案形成方法 - Google Patents

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Abstract

一种形成平坦化层的方法,包括:设置包括沟槽的衬底;在沟槽的表面之上涂覆预减薄物;在沟槽中形成间隙填充材料;在间隙填充材料之上涂覆后减薄物;以及执行旋压工艺以旋转衬底。

Description

形成平坦化层的方法以及使用其的图案形成方法
相关申请的交叉引用
本申请要求于2020年5月26日提交的申请号为10-2020-0062914的韩国专利申请的优先权,其全部内容通过引用合并于此。
技术领域
本发明的各个实施例涉及一种用于制造半导体器件的方法,并且更具体地,涉及一种形成平坦化层的方法。本发明的各个实施例还涉及一种使用该平坦化层形成方法来形成图案的方法。
背景技术
在用于制造半导体器件的过程中形成多个图案。采用一般的光刻工艺,在使图案的临界尺寸最小化方面存在限制。因此,需要开发新的方法,以实现超越光刻的临界分辨率的临界尺寸。
此外,当使用间隙填充材料来填充图案之间的间隙时,间隙填充材料的添加可能会根据晶片上的位置或图案而形成得不均匀。例如,当将间隙填充材料用作硬掩模等时,可能会由于图案之间的厚度差异而在对下部进行图案化时出现问题。
发明内容
本发明的各个实施例涉及一种形成平坦化层的方法。该方法改善了间隙填充材料的平坦化特性。该方法可以包括:在形成间隙填充材料之前和之后应用减薄物涂层。本发明的各个实施例还涉及一种通过使用平坦化层形成方法来形成图案的方法。
根据本发明的实施例,提供了一种形成平坦化层的改进方法。该方法包括:设置包括沟槽的衬底;在所述沟槽表面之上涂覆预减薄物;在所述沟槽中形成间隙填充材料;在所述间隙填充材料之上涂覆后减薄物;以及执行旋压工艺(spinning process)以旋转所述衬底。
根据本发明的另一个实施例,一种形成图案的方法包括:在刻蚀目标材料之上形成第一线;在所述第一线之间形成间隙填充材料,该间隙填充材料的上表面位于比至少所述第一线的上表面高的水平处;通过刻蚀所述间隙填充材料而沿与所述第一线交叉的方向形成第二线;在所述第二线之间间隙填充硬掩模,该硬掩模的上表面位于与至少所述第一线相同的水平处;刻蚀所述第二线和由所述硬掩模暴露的所述第一线;去除所述第二线;以及通过利用所述第一线和所述硬掩模来刻蚀所述刻蚀目标材料,形成彼此分离的多个岛状开口,其中,在形成所述间隙填充材料之前和之后形成减薄物涂层。
根据本发明的另一个实施例,一种形成平坦化层的方法包括:在衬底中形成沟槽;在所述衬底和所述沟槽的表面之上应用第一减薄物;在所述沟槽中的所述第一减薄物上形成间隙填充材料;执行旋压工艺以旋转所述衬底并将所述间隙填充材料平坦化,以及去除所述第一减薄物。
附图说明
通过以下详细描述和附图,本发明的这些和其他特征和优点将被本领域的普通技术人员理解。
图1A至图1F是示出根据本发明实施例的形成平坦化层的方法的截面图。
图2A至图2I是示出根据本发明实施例的图案形成方法的平面图。
图3A至图11D是示出根据本发明实施例的图案形成方法的截面图。
具体实施方式
下面将参考附图更详细地描述本发明的各种实施例。然而,本发明可以以不同的形式实施,并且不应被解释为限于本文阐述的实施例。而是,提供这些实施例以使得本公开将是透彻和完整的,并且将向本领域技术人员充分传达本发明的范围。贯穿本公开,在本发明的各个附图和实施例中,相同的附图标记指代相同的部件。
附图不一定按比例绘制,并且在某些情况下,比例可能已被夸大,以便清楚地示出实施例的特征。当第一层被称为在第二层“上”或“在衬底上”时,不仅指第一层直接形成在第二层或衬底上的情况,而且还指在第一层与第二层或衬底之间存在第三层的情况。
应当理解,附图是所描述的器件的简化示意图,并且可能不包括公知的特征,以免模糊本发明的特征。此外,在不脱离本发明的范围的情况下,一个实施例可以与另一实施例的一个或更多个特征一起使用。图1A至图1F是示出根据本发明实施例的形成平坦化层的方法的截面图。
参考图1A,可以在衬底10中形成沟槽11。沟槽11可以通过以下来形成:在衬底10之上形成刻蚀目标层与掩模图案的叠层结构或者在衬底10之上形成掩模图案,并通过使用所述掩模图案作为刻蚀掩模来刻蚀所述刻蚀目标层或衬底10。可以通过刻蚀衬底10来形成沟槽11,或者,可替代地,在所示实施例的变型中,可以通过刻蚀形成在衬底10之上的刻蚀目标层来形成沟槽11。下文中,在本发明的实施例中描述了在衬底10中形成沟槽11。
当从顶部观察时,沟槽11可以包括诸如线型、网格型或孔型的类型的开口部分。即,线型沟槽11可以包括形成在衬底10中的彼此不连接的多个线型间隙。在另一示例中,当从顶部观察时,网格型沟槽11可以包括在第一方向上延伸的第一多个平行线间隙和在与第一方向交叉的第二方向上延伸的第二多个平行线间隙,以形成网格。第一方向和第二方向可以彼此垂直。孔型沟槽11可以包括多个孔,每个孔在第三方向上延伸。第三方向可以是与衬底10的顶表面垂直的方向。第三方向可以是层叠的方向。
参考图1B,沟槽11的上部可以涂覆有预减薄物12。预减薄物(pre-thinner)12可以用于在随后的操作中改善在沟槽11中形成的间隙填充材料的平坦化特性。预减薄物12可以涂覆包括沟槽11的衬底10的整个轮廓。例如,预减薄物12可以由丙二醇甲醚乙酸酯(PGMEA)和丙二醇甲醚(PGME)的组合形成。预减薄物12可以进一步包括添加剂,例如,环戊酮(CPN)、3-甲氧基丙酸甲酯(MMP)、γ-丁内酯(GBL)和乙氧基丙酸乙酯(EEP)。可以在随后的烘烤工艺中容易地去除预减薄物12,并且可以调整其厚度以便促进间隙填充材料的间隙填充。可以在约0.1秒至3秒内应用预减薄物12。
参考图1C,可以在沟槽11中形成间隙填充材料13。例如,可以通过旋涂来形成间隙填充材料13。间隙填充材料13可以包括例如含碳材料,并且其可以包括具备如下条件的所有材料:可以间隙填充沟槽11的内部并且其平坦化特性可以通过减薄物而改善。含碳材料可以包括例如旋涂碳(SOC)或光致抗蚀剂,但是本发明的构思和精神不限于此。例如,SOC可以具有约1至4CP(厘泊)的粘度,并且用于形成SOC的衬底10的旋转速度可以被调整为约0.1RPM至3000RPM。可以根据沟槽11的深度来调整间隙填充材料13的厚度和间隙填充时间。例如,可以在约0.1秒至5秒内形成间隙填充材料13。
参考图1D,可以在间隙填充材料13之上形成后减薄物(post-thinner)14。后减薄物14用于改善间隙填充材料13的平坦化特性,并且可以用于在随后的旋压工艺中增大扭矩。后减薄物14可以由与预减薄物12相同的材料形成。后减薄物14可以被调整到可以在随后的旋压工艺期间增大扭矩的厚度,而在随后的烘烤工艺期间不会残留在间隙填充材料13之上。可以将后减薄物14喷涂到间隙填充材料13的上部上。可以例如以约0.1cc(立方厘米)至5cc的量来应用后减薄物14。
参考图1E,可以对衬底10执行旋压工艺20,以使间隙填充材料13平坦化并形成间隙填充材料13A。而且,在旋压工艺20之后,后减薄物14变为后减薄物14A。可以将衬底10的旋压速度调整到一定程度,使得沟槽11外部的间隙填充材料13转移到沟槽11中以使间隙填充材料13的平坦化特性最大化并形成间隙填充材料13A。可以以例如约10RPM至3000RPM的速率来执行衬底10的旋压工艺。
参考图1F,可以执行烘烤工艺30。可以执行烘烤工艺30以去除预减薄物12(参见图1E)和后减薄物14A(参见图1E)。减薄物12和14A可以通过烘烤工艺30全部被去除,使得仅平坦化层15可以保留在沟槽11中。可以以例如约0℃至400℃的温度执行烘烤工艺30。
如上所述,根据本发明的实施例,与仅形成间隙填充材料13的情况相比,通过在形成间隙填充材料13之前和之后应用减薄物(预减薄物12和后减薄物14),可以获得更高的扭矩,并且可以形成具有改善的平坦化特性的平坦化层15,而不管图案的形状或在晶片上的位置如何。
因此,当将平坦化层15用作硬掩模时,可以增大刻蚀工艺的余量。即,由于不管在晶片上的位置如何都具有均匀的厚度,因此硬掩模的图案化是容易的,并且在刻蚀下层(lower layer)时可以在均匀的刻蚀条件下执行刻蚀工艺。此外,当将硬掩模应用到平坦化层15的上部上时,由于下部的平坦化,可以增大图案化硬掩模的聚焦余量(focus margin)。
图2A至图2I是示出根据本发明实施例的图案形成方法的平面图。图3A至图11D是示出根据本发明实施例的图案形成方法的截面图。
图3A是沿图2A的线A1-A1’截取的截面图,而图3B是沿图2A的线A2-A2’截取的截面图。图3C是沿图2A的线A3-A3’截取的截面图,而图3D是沿图2A的线A4-A4’截取的截面图。
如图2A、图3A、图3B、图3C和图3D所示,可以在衬底101之上形成刻蚀目标材料102。衬底101可以是适合于半导体加工的材料。衬底101可以包括半导体衬底、介电层、导电层、半导体层或它们的组合。衬底101可以包括硅衬底、锗硅衬底、SOI衬底或化合物半导体衬底。刻蚀目标材料102可以是单层或多层。刻蚀目标材料102可以包括介电层、导电层、半导体层或它们的组合。刻蚀目标材料102可以包括例如硅氧化物、硅氮化物、多晶硅、金属或它们的组合。
可以在刻蚀目标材料102之上形成第一硬掩模材料103。参见图3A,第一硬掩模材料103可以具有相对于刻蚀目标材料102的刻蚀选择性。第一硬掩模材料103可以包括例如硅氧化物。根据本发明的实施例,第一硬掩模材料103可以是未掺杂的硅酸盐玻璃(USG)。
可以在第一硬掩模材料103之上形成第一牺牲材料104。第一牺牲材料104可以具有相对于第一硬掩模材料103的刻蚀选择性。换言之,在第一硬掩模材料103的刻蚀工艺期间,第一牺牲材料104可以用作刻蚀阻挡层。第一牺牲材料104可以包括例如氮化物、氧化物、碳、抗反射涂覆层(ARC)、多晶硅、旋涂碳(SOC)或它们的组合。第一牺牲材料104可以是由不同材料形成的多层。在第一硬掩模材料103的刻蚀工艺期间,第一牺牲材料104可以用作刻蚀阻挡层。第一牺牲材料104的上表面可以是平坦的。可以通过旋涂工艺形成第一牺牲材料104。第一牺牲材料104可以由例如含碳材料形成。例如,第一牺牲材料104可以包括通过旋涂而形成的碳材料(SOC)。含碳材料可以具有相对于硅氧化物的刻蚀选择性。
可以在第一牺牲材料104之上形成第一掩模材料105。第一掩模材料105可以具有相对于第一牺牲材料104的刻蚀选择性。第一掩模材料105可以包括例如氮氧化物。第一掩模材料105可以包括氮氧化硅(SiON)。第一掩模材料105可以比第一牺牲材料104薄。
可以在第一掩模材料105之上形成多个第一光致抗蚀剂图案106。可以通过将光致抗蚀剂应用到第一掩模材料105上并且执行曝光和显影来形成第一光致抗蚀剂图案106。第一光致抗蚀剂图案106可以具有线/间隔形状。第一光致抗蚀剂图案106可以具有沿一个方向D1延伸的线形形状。在第一光致抗蚀剂图案106之间可以限定多个第一间隔106S,并且通过第一间隔106S可以部分地暴露第一掩模材料105的表面。第一间隔106S可以具有沿一个方向延伸的线形形状。
图4A是沿图2B的线A1-A1’截取的截面图,而图4B是沿图2B的线A2-A2’截取的截面图。图4C是沿图2B的线A3-A3’截取的截面图,而图4D是沿图2B的线A4-A4’截取的截面图。
参考图2B、图4A、图4B、图4C和图4D,可以形成多个间隔开的平行的第一线103L。可以通过刻蚀第一硬掩模材料103来形成第一线103L。为了形成第一线103L,可以顺序地刻蚀第一掩模材料105、第一牺牲材料104和第一硬掩模材料103。已刻蚀的上层可以用作用于刻蚀每个下层的刻蚀掩模。即,可以使用第一光致抗蚀剂图案106作为刻蚀掩模来刻蚀第一掩模材料105,并且可以使用已刻蚀的第一掩模材料105来刻蚀第一牺牲材料104,并且可以使用已刻蚀的第一牺牲材料104来刻蚀第一硬掩模材料103。
第一线103L可以具有沿第一方向D1延伸的线形形状。第一线103L可以具有线/间隔形状。在第一线103L之间可以限定多个间隔,并且可以通过所述间隔部分地暴露刻蚀目标材料102的表面。
在形成第一线103L之后,可以去除第一光致抗蚀剂图案106、第一掩模材料105和第一牺牲材料104。在刻蚀各个下层的工艺中,可能会部分地遗漏第一光致抗蚀剂图案106、第一掩模材料105和第一牺牲材料104,并且当它们残留时,可以通过剥离工艺将其去除。
图5A是沿图2C的线A1-A1’截取的截面图,而图5B是沿图2C的线A2-A2’截取的截面图。图5C是沿图2C的线A3-A3’截取的截面图,而图5D是沿图2C的线A4-A4’截取的截面图。
参考图2C、图5A、图5B、图5C和图5D,可以形成第二牺牲材料107,该第二牺牲材料107用于间隙填充第一线103L之间的间隔。第二牺牲材料107可以被形成为具有上表面,该上表面位于至少比第一线103L的上表面高的水平处。第二牺牲材料107可以填充第一线103L之间的间隔而不会出现空隙。
为此,可以通过根据图1A至图1F所示的本发明的实施例的形成平坦化层的方法来执行形成第二牺牲材料107的工艺。形成第二牺牲材料107的工艺可以包括:在将第二牺牲材料107间隙填充在第一线103L之间之前和之后执行减薄物涂覆工艺,以及通过旋压和烘烤工艺来去除已形成的涂覆的减薄物(预减薄物和后减薄物)。
因此,第二牺牲材料107的上表面可以被形成为平坦的。第二牺牲材料107和第一牺牲材料104可以由相同的材料形成。第二牺牲材料107可以通过旋涂形成。第二牺牲材料107可以由含碳材料形成。第二牺牲材料107可以包括旋涂碳(SOC)。
图6A是沿图2D的线A1-A1’截取的截面图,而图6B是沿图2D的线A2-A2’截取的截面图。图6C是沿图2D的线A3-A3’截取的截面图,而图6D是沿图2D的线A4-A4’截取的截面图。
参考图2D、图6A、图6B、图6C和图6D,可以在第二牺牲材料107之上形成第二掩模材料108。第二掩模材料108和第一掩模材料105可以由相同的材料制成。第二掩模材料108可以具有相对于第二牺牲材料107的刻蚀选择性。第二掩模材料108可以包括例如氮氧化物。第二掩模材料108可以包括氮氧化硅(SiON)。第二掩模材料108可以比第二牺牲材料107薄。
可以在第二掩模材料108之上形成第二光致抗蚀剂图案109。可以通过将光致抗蚀剂应用到第二掩模材料108上并且执行曝光和显影来形成第二光致抗蚀剂图案109。第二光致抗蚀剂图案109可以具有线/间隔形状。第二光致抗蚀剂图案109可以具有沿第二方向D2延伸的线形形状。在第二光致抗蚀剂图案109之间可以限定多个间隔,并且通过所述间隔可以部分地暴露第二掩模材料108的表面。所述间隔可以具有沿一个方向延伸的线形形状。第二光致抗蚀剂图案109可以与第一线103L交叉。例如,第二光致抗蚀剂图案109和第一线103L可以彼此垂直交叉。
图7A是沿图2E的线A1-A1’截取的截面图,而图7B是沿图2E的线A2-A2’截取的截面图。图7C是沿图2E的A3-A3’的截面图,而图7D是沿图2E的线A4-A4’截取的截面图。
参考图2E、图7A、图7B、图7C和图7D,可以形成多个第二线107L。可以通过刻蚀第二牺牲材料107来形成第二线107L。为了形成第二线107L,可以使用第二光致抗蚀剂图案109作为刻蚀阻挡层来刻蚀第二掩模材料108,并且可以使用已刻蚀的第二掩模材料108作为刻蚀阻挡层来刻蚀第二牺牲材料107。
第二线107L可具有沿第二方向D2延伸的线形形状。第二线107L和第一线103L可以彼此交叉。例如,第二线107L和第一线103L可以彼此垂直交叉。在第二线107L之间可以限定多个间隔,并且通过所述间隔可以部分地暴露刻蚀目标材料102和第一线103L。
从顶视图的角度看,第二线107L和第一线103L可以彼此垂直交叉。
图8A是沿着图2F的线A1-A1’截取的截面图,而图8B是沿图2F的线A2-A2’截取的截面图。图8C是沿图2F的线A3-A3’截取的截面图,而图8D是沿图2F的线A4-A4’截取的截面图。
参考图2F、图8A、图8B、图8C和图8D,第二硬掩模材料110可以间隙填充第二线107L之间的间隔。第二硬掩模材料110可以被形成为具有上表面,该上表面位于与第一线103L相同的水平处。为此,在用第二硬掩模材料110间隙填充第二线107L之间的间隔之后,由于第二线107L的间隔,可以回蚀第二硬掩模材料110以暴露第一线103L。
第二硬掩模材料110可以包括相对于第一线103L具有刻蚀选择性的材料。第二硬掩模材料110可以包括例如多晶硅。多晶硅可以具有相对于氧化硅膜的刻蚀选择性。
从顶视图的角度看,如从图2F可见的,第一线103L与第二硬掩模材料110可以交替地设置在第二线107L之间的间隔中。
图9A是沿图2G的线A1-A1’截取的截面图,而图9B是沿图2G的线A2-A2’截取的截面图。图9C是沿图2G的线A3-A3’截取的截面图,而图9D是沿图2G的线A4-A4’截取的截面图。
参考图2G、图9A、图9B、图9C和图9D,可以使用第二线107L和第二硬掩模材料110作为刻蚀掩模来选择性地刻蚀在第二线107L之间暴露出的第一线103L(参考图8A)。结果,与第二线107L交叉并且未被暴露的第一线103L(见图8C)可以保留以形成第一岛图案103P。
从顶视图的角度来看,如在图2G中所示的,刻蚀目标材料102与第二硬掩模材料110可以交替地设置在第二线107L之间的间隔中。
图10A是沿图2H的线A1-A1’截取的截面图,而图10B是沿图2H的线A2-A2’截取的截面图。图10C是沿图2H的线A3-A3’截取的截面图,而图10D是沿图2H的线A4-A4’截取的截面图。
参考图2H、图10A、图10B、图10C和图10D,可以去除第二线107L(参见图9C)。第二线107L可以通过剥离工艺去除。
参考图2H,可以在刻蚀目标材料102之上形成网格结构,在该网格结构中,岛形的第一岛图案103P与第二硬掩模材料110沿对角线方向交替地设置。
图11A是沿图2I的线A1-A1’截取的截面图,而图11B是沿图2I的线A2-A2’截取的截面图。图11C是沿图2I的线A3-A3’截取的截面图,而图11D是沿图2I的线A4-A4’截取的截面图。
参考图2I、图11A、图11B、图11C和图11D,可以使用由岛状的第一岛图案103P和第二硬掩模材料110组成的双重刻蚀掩模来刻蚀刻蚀目标材料102(参见图10A)。结果,可以形成多个岛状图案102P。岛状图案102P可以以相同的尺寸和相同的间隔布置成规则的阵列。
岛状图案102P可以不连续。
根据本发明的另一个实施例,为了形成岛状图案102P,可以执行倾斜刻蚀(tiltetching),以形成具有分离的岛状开口的连续的岛状图案102P。
根据本发明的实施例,可以通过改善间隙填充材料的平坦化特性来提高半导体器件的可靠性。
尽管已经针对特定实施例描述了本发明,但是对于本领域技术人员显而易见的是,在不脱离如所附权利要求书所限定的本发明的精神和范围的情况下,可以进行各种改变和修改。

Claims (17)

1.一种形成平坦化层的方法,所述方法包括:
设置包括沟槽的衬底;
在所述沟槽的表面之上涂覆预减薄物;
在所述沟槽中形成间隙填充材料;
在所述间隙填充材料之上涂覆后减薄物;以及
执行旋压工艺以旋转所述衬底,
其中,所述间隙填充材料包括含碳材料,
其中,所述含碳材料包括旋涂碳或光致抗蚀剂。
2.根据权利要求1所述的方法,其中,所述在所述沟槽中形成间隙填充材料的步骤是通过旋涂来执行的。
3.根据权利要求1所述的方法,还包括:
在所述间隙填充材料之上涂覆后减薄物之后,执行烘烤工艺。
4.一种形成图案的方法,所述方法包括:
在刻蚀目标材料之上形成第一线;
在所述第一线之间形成间隙填充材料,所述间隙填充材料的上表面位于比至少所述第一线的上表面高的水平处;
通过刻蚀所述间隙填充材料,沿与所述第一线交叉的方向形成第二线;
在所述第二线之间间隙填充硬掩模,所述硬掩模的上表面位于与至少所述第一线相同的水平处;
刻蚀所述第二线和由所述硬掩模暴露出的所述第一线;
去除所述第二线;以及
通过利用所述第一线和所述硬掩模来刻蚀所述刻蚀目标材料,形成彼此分离的多个岛状开口,
其中,在所述形成间隙填充材料的步骤之前和之后形成减薄物涂层。
5.根据权利要求4所述的方法,其中,所述在所述第一线之间形成间隙填充材料的步骤包括:
在所述第一线之上涂覆预减薄物;
在所述预减薄物之上形成间隙填充材料;
在所述间隙填充材料之上涂覆后减薄物;
执行旋压工艺以旋转衬底;以及
执行烘烤工艺。
6.根据权利要求5所述的方法,其中,所述在所述第一线之间形成间隙填充材料的步骤是通过旋涂来执行的。
7.根据权利要求4所述的方法,其中,所述间隙填充材料包括含碳材料。
8.根据权利要求7所述的方法,其中,所述含碳材料包括旋涂碳或光致抗蚀剂。
9.根据权利要求4所述的方法,其中,所述第一线和所述第二线彼此垂直交叉。
10.根据权利要求4所述的方法,其中,所述第二线和所述硬掩模形成具有网格结构的刻蚀掩模。
11.根据权利要求4所述的方法,其中,所述在刻蚀目标材料之上形成第一线的步骤包括:
在所述刻蚀目标材料之上形成氧化硅;
在所述氧化硅之上形成掩模材料;
在所述掩模材料之上形成线型光致抗蚀剂图案;
通过使用所述光致抗蚀剂图案作为刻蚀掩模来刻蚀所述掩模材料;以及
通过使用所述掩模材料作为刻蚀掩模来刻蚀所述硬掩模材料。
12.根据权利要求11所述的方法,其中,所述氧化硅包括未掺杂的硅酸盐玻璃。
13.根据权利要求11所述的方法,其中,所述掩模材料包括旋涂碳和氮氧化硅的叠层结构。
14.根据权利要求4所述的方法,其中,所述硬掩模包括多晶硅。
15.一种形成平坦化层的方法,所述方法包括:
在衬底中形成沟槽;
在所述衬底和所述沟槽的表面之上应用第一减薄物;
在所述沟槽中的所述第一减薄物之上形成间隙填充材料;
执行旋压工艺,以旋转所述衬底并使所述间隙填充材料平坦化,以及
去除所述第一减薄物。
16.根据权利要求15所述的方法,还包括:在执行所述旋压工艺之前,在所述间隙填充材料之上应用第二减薄物。
17.根据权利要求16所述的方法,其中,所述去除所述第一减薄物的步骤包括烘烤工艺。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115386959B (zh) * 2022-08-26 2024-02-06 镓特半导体科技(上海)有限公司 一种氮化镓生长方法及氮化镓

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101009225A (zh) * 2005-08-05 2007-08-01 海力士半导体有限公司 平坦化方法、形成层间电介质层、隔离层和插塞的方法
CN102983098A (zh) * 2011-09-07 2013-03-20 中国科学院微电子研究所 后栅工艺中电极和连线的制造方法
CN103839881A (zh) * 2012-11-26 2014-06-04 台湾积体电路制造股份有限公司 具有自对准端对端导线结构的半导体器件及其制造方法
CN105428308A (zh) * 2014-09-16 2016-03-23 三星电子株式会社 利用衬垫层制造半导体器件的方法
CN108122738A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 半导体方法和器件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070128355A1 (en) 2005-12-06 2007-06-07 Hynix Semiconductor, Inc. Method for coating photoresist material
JP4805769B2 (ja) 2006-09-14 2011-11-02 東京エレクトロン株式会社 塗布処理方法
KR101511159B1 (ko) 2008-12-31 2015-04-10 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US8894869B2 (en) * 2012-11-13 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography process using directed self assembly
JP6014110B2 (ja) * 2013-12-23 2016-10-25 ダウ グローバル テクノロジーズ エルエルシー ギャップ充填方法
KR20210041149A (ko) * 2019-10-04 2021-04-15 삼성전자주식회사 가변 저항 메모리 소자의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101009225A (zh) * 2005-08-05 2007-08-01 海力士半导体有限公司 平坦化方法、形成层间电介质层、隔离层和插塞的方法
CN102983098A (zh) * 2011-09-07 2013-03-20 中国科学院微电子研究所 后栅工艺中电极和连线的制造方法
CN103839881A (zh) * 2012-11-26 2014-06-04 台湾积体电路制造股份有限公司 具有自对准端对端导线结构的半导体器件及其制造方法
CN105428308A (zh) * 2014-09-16 2016-03-23 三星电子株式会社 利用衬垫层制造半导体器件的方法
CN108122738A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 半导体方法和器件

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