KR102265650B1 - 반도체 디바이스 및 이를 제조하기 위한 방법 - Google Patents
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Abstract
기판 및 스택 층을 포함하는 반도체 디바이스가 제공된다. 기판은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함한다. 제 3 영역은 제 1 영역과 제 2 영역 사이에 배치된다. 제 1 영역 내의 기판의 상단 표면이 제 2 영역 내의 기판의 상단 표면보다 낮기 때문에, 제 3 영역 내의 기판은 제 1 스텝 높이를 갖는다. 스택 층은 제 1 및 제 3 영역 내의 기판 상에 배치된다. 제 1 및 제 3 영역 내의 스택 층의 상단 표면은 제 2 영역 내의 기판의 상단 표면과 실질적으로 동일 평면이다.
Description
본 발명은 전자 디바이스 및 이를 제조하기 위한 방법에 관한 것으로서, 보다 구체적으로, 반도체 디바이스 및 이를 제조하기 위한 방법에 관한 것이다.
과학과 기술이 발전함에 따라, 비용을 절감하고, 프로세스를 간소화하며, 그리고 칩 면적을 감소시키기 위하여 디바이스들을 메모리 셀 어레이 영역 내에 집적하고 주변 회로 영역을 동일한 칩 내에 집적하는 경향이 나타났다. 그러나, 메모리 셀 영역과 주변 회로 영역 사이의 경계 영역 내에 상당한 스텝 높이가 존재하며, 이는 후속 프로세스들을 더 복잡하게 만든다.
도 1은 종래의 반도체 디바이스를 예시하는 개략적인 단면도이다. 도 1을 참조하면, 예를 들어, 종래의 반도체 디바이스에 있어 기판(10)의 표면 상의 스택 층(12)의 높이를 감소시키기 위하여, 메모리 셀 어레이 영역(110) 내의 기판(10)의 일 부분이 스택 층(12)을 내장하기 위해 제거된다. 그러나, 이러한 방법은 메모리 셀 어레이 영역(110)과 주변 회로 영역(120) 사이의 경계 영역(130)에서 상당한 스텝 높이를 가져온다. 스텝 높이의 문제를 해결하기 위해, 비교적 긴 거리(대략 3μm)가 메모리 셀 어레이 영역(110)과 주변 회로 영역(120) 사이의 경계 영역(130)으로서 유지될 필요가 있다. 그 다음, 포토리소그래피, 에칭, 필름 증착, 평탄화(예를 들어, 화학적 기계적 연마(chemical mechanical polishing: CMP) 프로세스들 등과 같은 일련의 복잡한 프로세스들 후, 크고 깊은 트랜치(trench)(18)가 경계 영역(130) 내에 형성된다. 한편, 프로세스들 동안, 질화 실리콘 층(14) 및 산화 실리콘 층(16)이 트랜치(18) 내에 채워진다. 그러나, 질화 실리콘 층(14)과 산화 질리콘 층(16)이 상이한 에칭 레이트들을 갖기 때문에, 습식 에칭 프로세스를 사용함으로써 질화 실리콘 층(14)과 산화 질리콘 층(16)의 불필요한 부분들을 제거한 후, 리세스(recess)들(20)이 일반적으로 질화 실리콘 층(14)의 2개의 면들에 생성되며, 산화 실리콘 층(16)의 상단 표면이 메모리 셀 어레이 영역(110) 및 주변 회로 영역(120)의 상단 표면들보다 약간 더 높다. 경계에서의 평탄화 프로세스가 제조 프로세스에서 복잡한 단계들을 요구함에 따라, 그 비용이 높다. 더욱이, 종래 방법에 따른 남아있는 높이 차이가 또한 후속 프로세스들의 복잡도를 증가시키며, 이는 제품 신뢰도를 감소시킨다.
따라서, 메모리 셀 어레이 영역과 주변 회로 영역 사이의 경계 영역의 처리를 위한 프로세스를 단순화하고 영역들 사이의 스텝 높이의 차이를 최소화함으로써, 후속 프로세스들의 복잡도를 감소시키고, 칩 면적을 증가시키며, 동시에 비용을 감소시키기 위한 방법이 중요한 문제가 되었다.
본 발명은 메모리 셀 어레이 영역과 주변 회로 영역 사이의 경계 영역에서의 스텝 높이를 감소시킬 수 있는 반도체 디바이스 및 이의 제조를 위한 방법을 제공한다.
본 발명은 제조 프로세스를 단순화하고 동시에 칩 면적을 증가시킬 수 있는 반도체 디바이스 및 이의 제조를 위한 방법을 제공한다.
본 발명은, 기판을 제공하는 단계를 포함하는, 반도체 디바이스를 제조하기 위한 방법을 제공한다. 기판은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함한다. 제 1 영역 내의 기판의 상단 표면은 제 2 영역 내의 기판의 상단 표면보다 더 낮으며, 제 3 영역 내의 기판은 제 1 스텝 높이를 갖는다. 제 3 영역은 제 1 영역과 제 2 영역 사이에 배치된다. 스택 층이 기판 상에 균일하게 형성된다. 제 3 영역 내의 스택 층이 제 2 스텝 높이를 갖는다. 유동성 재료 층이 스택 층 상에 형성된다; 유동성 재료 층의 일 부분을 제거하기 위하여 제 1 에칭 프로세스가 유동성 재료 층에 대해 수행된다. 마스크로서 제 1 영역 내의 유동성 재료 층을 사용함으로써, 제 2 영역 내의 기판의 상단 표면을 노출하기 위하여 제 2 에칭 프로세스가 제 2 영역 및 제 3 영역 내의 스택 층에 대해 수행된다. 유동성 재료가 제거된다.
본 발명의 일 실시예에 따르면, 기판 상에 스택 층을 균일하게 형성하는 단계에서, 제 1 영역 내의 스택 층의 상단 표면과 제 2 영역 내의 기판의 상단 표면이 실질적으로 동일 평면이다.
본 발명의 일 실시예에 따르면, 유동성 재료 층을 제거하는 단계 이후에, 제 3 영역 내의 스택 층의 상단 표면은 제 2 영역 내의 기판의 상단 표면과 동일하거나 또는 이보다 낮다.
본 발명의 일 실시예에 따르면, 유동성 재료 층의 재료는 유기 재료, 무기 재료, 또는 유기-무기 합성 재료를 포함한다.
본 발명의 일 실시예에 따르면, 유동성 재료 층의 재료는 유기 재료를 포함한다. 유동성 재료 층의 유기 재료는 포토레지스트(PR), 유기 하층(organic under layer: ODL), 하단 반-반사 코팅(bottom anti-reflection coating: BARC), 또는 스핀-온 글라스(spin-on glass: SOG)를 포함한다.
본 발명의 일 실시예에 따르면, 유동성 재료 층은 단일-층 구조, 이중(dual)-층 구조, 또는 다중-층 구조를 포함한다.
본 발명의 일 실시예에 따르면, 유동성 재료 층은 이중-층 구조를 포함한다. 이중 층 구조는 제 1 재료 층 및 제 2 재료 층을 포함한다. 제 1 재료 층 및 제 2 재료 층은 동일한 재료이다.
본 발명의 일 실시예에 따르면, 유동성 재료 층은 이중-층 구조를 포함한다. 이중 층 구조는 제 1 재료 층 및 제 2 재료 층을 포함한다. 제 1 재료 층 및 제 2 재료 층은 상이한 재료이다.
본 발명의 일 실시예에 따르면, 스택 층은 복수의 유전체 층들 및 복수의 전도성 층들을 포함한다. 유전체 층들 및 전도성 층들이 교번적으로 스택된다. 유전체 층들에 대한 제 2 에칭 프로세스의 에칭 레이트는 전도성 층들에 대한 에칭 레이트와 동일하다.
본 발명의 일 실시예에 따르면, 유동성 재료 층에 대한 제 1 에칭 프로세스를 수행한 후, 제 2 영역 내의 스택 층이 노출된다.
본 발명의 일 실시예에 따르면, 유동성 재료 층에 대한 제 1 에칭 프로세스를 수행한 후, 제 1 영역 내에 남아있는 유동성 재료 층의 두께는 제 2 영역 내에 남아있는 유동성 재료 층의 두께보다 크며 그리고 제 2 스텝 높이보다 크다.
본 발명의 일 실시예에 따르면, 유동성 재료 층에 대한 제 1 에칭 프로세스를 수행한 후, 제 1 영역 내에 남아있는 유동성 재료 층의 두께는 제 2 영역 내에 남아있는 유동성 재료 층의 두께보다 크며 그리고 제 2 스텝 높이보다 작다.
본 발명의 일 실시예에 따르면, 기판을 형성하는 단계는, 기판에 대한 제 1 패턴화 프로세스를 수행하는 단계, 및 제 1 영역 내의 기판의 상단 표면이 제 2 영역 내의 기판의 상단 표면보다 낮아지도록, 제 1 영역 및 제 3 영역 내의 기판을 제거하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 제 1 영역 내의 유동성 재료 층을 제거한 후, 제 1 영역 내의 스택 층의 일 부분을 제거함으로써 제 1 영역 내의 스택 층 내에 복수의 트랜치를 형성하기 위하여 제 1 영역 내의 스택 층에 대하여 제 2 패턴화 프로세스가 수행된다. 전하 저장 층 및 대응하는 전도성 필라(pillar)가 순차적으로 트랜치들의 각각 내에 형성된다. 전하 저장 층은 전도성 필라들과 스택 층 사이에 배치된다.
본 발명은 기판 및 스택 층을 포함하는 반도체 디바이스를 제공한다. 기판은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함한다. 제 3 영역은 제 1 영역과 제 2 영역 사이에 배치된다. 제 1 영역 내의 기판의 상단 표면이 제 2 영역 내의 기판의 상단 표면보다 낮기 때문에, 제 3 영역 내의 기판이 제 1 스텝 높이를 갖는다. 스택 층이 제 1 및 제 3 영역들 내에서 기판 상에 배치된다. 제 1 영역 및 제 3 영역 내의 스택 층의 상단 표면과 제 2 영역 내의 기판의 상단 표면은 실질적으로 동일 평면이다.
본 발명의 일 실시예에 따르면, 제 3 영역 내의 스택 층의 상단 표면이 제 2 영역 내의 기판의 상단 표면과 실질적으로 동일하거나 또는 이보다 낮다.
본 발명의 일 실시예에 따르면, 스택 층은 복수의 유전체 층들 및 복수의 전도성 층들을 포함한다. 유전체 층들 및 전도성 층들이 교번적으로 스택된다.
본 발명의 일 실시예에 따르면, 반도체 디바이스는 복수의 전도성 필라들 및 복수의 전하 저장 층들을 더 포함한다. 전도성 필라들은 제 1 영역 내의 스택 층 내에 배치된다. 전하 저장 층들은 전도성 필라들과 스택 층 사이에 배치된다.
본 발명의 일 실시예에 따르면, 제 1 영역은 메모리 셀 어레이 영역이며, 제 2 영역은 주변 회로 영역이다.
본 발명의 일 실시예에 따르면, 제 3 영역의 폭은 40 nm로부터 140 nm까지이다.
이상에 기초하여, 본 발명의 실시예들에 있어, 유동성 재료 층이 제 1 영역 내의 스택 층을 커버하고 제 3 영역 내의 스택 층을 부분적으로 커버하는데 사용되며, 그 결과 제 1 영역 및 제 3 영역 내의 유동성 재료 층의 상단 표면이 대략 제 2 영역 내의 스택 층의 상단 표면과 동일하다. 그 뒤, 제 1 영역 내의 유동성 재료 층을 마스크로서 사용함으로써, 제 2 영역 내의 기판의 상단 표면을 노출하기 위해 제 2 영역 및 제 3 영역 내의 스택 층에 대해 에칭 프로세스가 수행된다. 제 1 영역 및 제 3 영역 내의 스택 층의 상단 표면은 대략 제 2 영역 내의 기판의 상단 표면과 동일하다. 따라서, 메모리 어레이 영역(예를 들어, 제 1 영역)과 주변 회로 영역(예를 들어, 제 2 영역) 사이의 경계 영역(예를 들어, 제 3 영역)의 스텝 높이가 감소되며, 그럼으로써 후속 프로세스들의 복잡도를 단순화하고 그에 따라 제조 비용을 감소시킨다.
본 발명의 전술된 그리고 다른 특징들 및 이점들이 이해될 수 있게 하기 위하여, 도면들이 수반된 몇몇 예시적인 실시예들이 이하에서 상세하게 설명된다.
첨부된 도면들은 본 발명의 추가적인 이해를 제공하도록 포함되며, 본 명세서에 통합되고 본 명세서의 일 부분을 구성한다. 도면들은 본 발명의 실시예들을 예시하며, 상세한 설명과 함께 본 발명의 원리들을 설명하는데 기여한다.
도 1은 종래의 반도체 디바이스를 예시하는 개략적인 단면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 방법을 예시하는 개략적인 단면도들이다.
도 3은 도 2a에 도시된 부분적인 스택 층을 예시하는 개략적인 확대도이다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 디바이스를 예시하는 개략적인 단면도이다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 디바이스를 예시하는 개략적인 단면도이다.
도 6은 본 발명의 제 3 실시예에 따른 반도체 디바이스를 예시하는 개략적인 단면도이다.
도 7은 본 발명의 제 4 실시예에 따른 반도체 디바이스를 예시하는 개략적인 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 그 안에서 유동성 재료 층에 대해 제 1 에칭 프로세스가 수행되는 반도체 디바이스를 예시하는 개략적인 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 그 안에서 유동성 재료 층에 대해 제 1 에칭 프로세스가 수행되는 반도체 디바이스를 예시하는 개략적인 단면도이다.
도 1은 종래의 반도체 디바이스를 예시하는 개략적인 단면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 방법을 예시하는 개략적인 단면도들이다.
도 3은 도 2a에 도시된 부분적인 스택 층을 예시하는 개략적인 확대도이다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 디바이스를 예시하는 개략적인 단면도이다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 디바이스를 예시하는 개략적인 단면도이다.
도 6은 본 발명의 제 3 실시예에 따른 반도체 디바이스를 예시하는 개략적인 단면도이다.
도 7은 본 발명의 제 4 실시예에 따른 반도체 디바이스를 예시하는 개략적인 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 그 안에서 유동성 재료 층에 대해 제 1 에칭 프로세스가 수행되는 반도체 디바이스를 예시하는 개략적인 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 그 안에서 유동성 재료 층에 대해 제 1 에칭 프로세스가 수행되는 반도체 디바이스를 예시하는 개략적인 단면도이다.
이제 본 발명의 바람직한 실시예들에 대하여 상세한 참조가 이루어질 것이며, 바람직한 실시예들의 예들이 첨부된 도면들에 예시된다. 가능한 어디에서든, 동일한 또는 유사한 부분들을 나타내기 위하여 동일한 참조 번호들이 도면들 및 상세한 설명 내에서 사용된다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 방법을 예시하는 개략적인 단면도들이다.
도 2a를 참조하면, 먼저, 기판(100)이 제공된다. 기판(100)은 제 1 영역(110), 제 2 영역(120), 및 제 3 영역(130)을 포함한다. 제 3 영역(130)은 제 1 영역(110)과 제 2 영역(120) 사이에 위치된다. 제 1 영역(110) 내의 기판(100)의 상단 표면은 제 2 영역(120) 내의 기판(100)의 상단 표면보다 낮으며, 제 3 영역(130) 내의 기판(100)은 제 1 스텝(step) 높이(H1)를 갖는다. 본 발명의 일 실시예에 있어, 제 1 스텝 높이(H1)는 40 nm 내지 140 nm이다. 일 실시예에 있어, 제 1 영역(110)은 메모리 셀 어레이 영역이며, 제 2 영역(120)은 주변 회로 영역이고, 제 3 영역(130)은 메모리 셀 어레이 영역과 주변 회로 영역 사이의 경계 영역이다. 일 실시예에 있어, 제 3 영역(130)의 폭은 40 nm 내지 140 nm이며, 제 3 영역(130)의 폭은 종래 기술에서 유지되는 3μm보다 훨씬 짧다.
일 실시예에 있어, 제 1 영역(110) 및 제 3 영역(130)에 대응하는 기판 재료의 일 부분을 제거하기 위해 제 1 패턴화 프로세스가 포토리소그래피 및 에칭 프로세스들을 사용하여 기판(100)의 기판 재료에 대해 수행될 수 있다. 다른 실시예에 있어, 실리콘-함유 재료 층(미도시)이 제 2 영역(120)에 대응하는 기판(100)의 기판 재료 상에 형성될 수 있으며, 그 결과 제 2 영역(120) 내의 실리콘-함유 층의 상단 표면이 제 1 영역(110) 내의 기판 재료의 상단 표면보다 더 높다. 기판 재료는, 예를 들어, 반도체 기판, 반도체 화합물 기판, 또는 SOI(semiconductor over insulator) 기판일 수 있다. 반도체는, 예를 들어, 실리콘, 게르마늄과 같은 IVA 족의 원자들이다. 반도체 화합물은, 예를 들어, 실리콘 카바이드, 또는 게르마늄 실리사이드와 같은 IVA 족의 원자들로 형성된 반도체 화합물, 또는, 예를 들어, 비소화 갈륨과 같은, IIIA 족 및 VA 족의 원자들로 형성된 반도체 화합물이다.
그 후, 스택 층(102)이 기판(100) 상에 균일하게 형성되며, 이는 제 1 영역(110) 내의 스택 층(102)의 상단 표면과 제 2 영역(120) 내의 기판(100)의 상단 표면이 실질적으로 동일한 평면에 있게 한다. 다시 말해서, 스택 층(102)의 두께가 제 1 스텝 높이(H1)와 대략 동일하다. 스택 층(102)이 기판(100)을 균일하게 커버하기 때문에, 제 1 영역(110) 내의 스택 층(102)의 상단 표면이 제 2 영역(120) 내의 스택 층(102)의 상단 표면보다 낮으며, 그리고 제 3 영역(130) 내의 스택 층(102)이 제 2 스텝 높이(H2)를 갖는다. 일 실시예에 있어, 스택 층(102)은, 예를 들어, 단일 층 또는 다중-층 합성 층이다. 예를 들어, 스택 층(102)이 다중-층 합성 층일 때, 부분적인 스택 층(200)의 확대도는 도 3에 도시된 바와 같다. 스택 층(102)은 복수의 유전체 층들(101a) 및 복수의 전도성 층들(101b)을 포함한다. 유전체 층들(101a)과 전도성 층들(101b)이 교번하여 스택된다. 일 실시예에 있어, 전도성 층들(101b)의 층들의 수는 8, 16, 32, 또는 그 이상일 수 있다. 유사하게, 유전체 층들(101a)의 각각이 2개의 인접한 전도성 층들(101b) 사이에 배치되기 때문에, 유전체 층들(101a)의 층들의 수가 또한 8, 16, 32, 또는 그 이상일 수 있다. 일 실시예에 있어, 유전체 층들(101a)의 재료는 산화 실리콘, 질화 실리콘, 또는 이들의 조합을 포함할 수 있으며, 유전체 층들(101a)을 형성하는 방법은 화학적 기상 증착 방법일 수 있다. 전도성 층들(101b)의 재료는 도핑된 폴리실리콘, 도핑되지 않은 폴리실리콘, 또는 이들의 조합일 수 있으며, 전도성 층들(101b)을 형성하는 방법이 화학적 기상 증착 방법일 수 있다. 본 발명의 일 실시예에 있어, 제 2 스텝 높이(H2)는 40 nm 내지 140 nm일 수 있다.
도 2b를 참조하면, 유동성 재료 층(104)이 제 1 영역(110), 제 2 영역(120), 및 제 3 영역(130) 내의 스택 층(102) 상에 형성된다. 본 발명의 일 실시예에 있어, 유동성 재료 층(104)의 재료는 유기 재료, 무기 재료, 또는 유기-무기 합성 재료를 포함한다. 유동성 재료 층(104)의 재료가 유기 재료일 때, 유기 재료는 포토레지스트(PR), 유기 하층(organic under layer: ODL), 하단 반-반사 코팅(bottom anti-reflection coating: BARC), 스핀-온 글라스(spin-on glass: SOG), 또는 이들의 조합을 포함한다. 유동성 재료 층(104)을 형성하는 방법은, 예를 들어, 스핀 코팅 방법, 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition: HDPCVD) 방법, 또는 향상된 고 종횡비 프로세스(enhanced high aspect ratio process: eHARP)일 수 있다. 유동성 재료 층(104)은 단일-층 구조, 이중(dual)-층 구조, 또는 다중-층 구조일 수 있다.
도 4에 도시된 바와 같이, 본 발명의 제 1 실시예에 있어, 유동성 재료 층(104)은, 예를 들어, 단일-층 구조이다. 유동성 재료 층(104)의 재료는 포토레지스트(PR), 유기 하층(ODL), 하단 반-반사 코팅(BARC), 또는 스핀-온 글라스(SOG)를 포함할 수 있다. 그러나, 본 발명의 유동성 재료 층(104)의 재료는, 유동성 재료 층(104)이 스택 층(102)의 상단 표면을 커버하고, 유동성 재료 층(104)의 두께(T1)가 제 2 스텝 높이(H2)보다 크기만 하다면, 이에 한정되지 않는다.
도 5 내지 도 7을 참조하면, 유동성 재료 층(104)이, 예를 들어, 이중-층 구조일 수 있다. 도 5를 참조하면, 본 발명의 제 2 실시예에 있어, 유동성 재료 층(104)의 상단 표면이 평평한 표면이며, 유동성 재료 층(104)은 순차적으로 재료 층(103a) 및 재료 층(103b)을 포함한다. 재료 층들(103a 및 103b)이, 예를 들어, 동일한 재료로 형성될 수 있다. 재료 층(103b)은 평평한 표면을 갖는다. 예를 들어, 재료 층들(103a 및 103b)은 둘 다, 예를 들어, 유기 하층(ODL)들일 수 있다. 그러나, 본 발명의 실시예들의 재료 층들(103a 및 103b)의 재료들은, 재료 층들(103a 및 103b)의 총 두께(T2)가 제 2 스텝 높이(H2)보다 크기만 하다면, 이에 한정되지 않는다.
도 6을 참조하면, 본 발명의 제 3 실시예에 있어, 유동성 재료 층(104)의 상단 표면이 평평한 표면이며, 유동성 재료 층(104)은 순차적으로 재료 층(103c) 및 재료 층(103d)을 포함한다. 재료 층들(103c 및 103d)은, 예를 들어, 상이한 재료들로 형성된다. 예를 들어, 재료 층(103c)은, 예를 들어, 유기 하층(ODL)일 수 있으며, 반면, 재료 층(103d)은, 예를 들어, 포토레지스트(PR)일 수 있다. 재료 층(103d)은 평평한 표면을 갖는다. 그러나, 본 발명의 실시예들의 재료 층들(103c 및 103d)의 재료들은, 재료 층들(103b 및 103c)의 총 두께(T3)가 제 2 스텝 높이(H2)보다 크기만 하다면, 이에 한정되지 않는다.
또한, 도 7을 참조하면, 본 발명의 제 4 실시예에 있어, 유동성 재료 층(104)이, 예를 들어, 이중-층 또는 다중-층 구조일 수 있다. 이에 더하여, 유동성 재료 층(104)의 상단 표면이 평평하지 않으면서, 유동성 재료 층(104)의 상단 표면의 스텝 높이(H3)가 스텝 높이(H2)보다 더 작다. 예를 들어, 단일-층 또는 다중-층 재료 층(103e)이 부분적으로 균일한 방식으로 스택 층(102) 상에 형성될 수 있다. 그 다음, 재료 층(103f)이 단일-층 또는 다중-층 재료 층(103e) 상에 형성된다. 재료 층(103f)의 표면이 평평하지 않으며, 스텝 높이(H3)를 갖는다. 재료 층(103e)은, 예를 들어, 질화 실리콘(SiN), 산화 실리콘, 산질화 실리콘, 탄소 층, 또는 탄화 실리콘으로 형성될 수 있으며, 재료 층(103e)을 형성하는 방법은 화학적 기상 증착 방법일 수 있다. 재료 층(103f)은, 예를 들어, 유기 하층(ODL)일 수 있으며, 재료 층(103f)을 형성하는 방법은 스핀 코팅 방법일 수 있다. 그러나, 본 발명의 실시예들의 재료 층들(103e 및 103f)의 재료들은, 재료 층들(103e 및 103f)의 총 두께(T4)가 제 2 스텝 높이(H2)보다 크고, 재료 층들(103e 및 103f)이 스택 층(102)의 상단 표면을 커버하는 한, 이에 한정되지 않는다.
도 2c, 도 8 및 도 9를 참조하면, 유동성 재료 층들(104a, 104b, 또는 104c)을 유지하면서 유동성 재료 층(104)의 일 부분을 제거하기 위하여 에칭 중단 층으로서 스택 층(102)의 상단 표면을 사용하여 제 1 에칭 프로세스가 수행된다. 제 1 에칭 프로세스는, 예를 들어, 에칭 백(etching back) 프로세스일 수 있다. 일 실시예에 있어, 도 2c를 참조하면, 제 1 에칭 프로세스가 수행된 후, 남아있는 유동성 재료 층(104a)이 제 1 영역(110) 내의 스택 층(102) 및 제 3 영역(130) 내의 스택 층(102)의 일 부분을 커버하며, 반면 제 2 영역(120) 및 제 3 영역(130) 내의 스택 층(102)의 상단 표면을 노출한다. 이에 더하여, 제 1 영역(110) 내의 유동성 재료 층(104a)의 두께(T5)는 실질적으로 제 2 스텝 높이(H2)와 동일하다. 다시 말해서, 유동성 재료 층(104a)의 상단 표면이 제 2 영역(120) 및 제 3 영역(130) 내의 스택 층(102)의 상단 표면과 실질적으로 동일하다.
도 8에 도시된 바와 같은, 본 발명의 다른 실시예에 있어, 제 1 에칭 프로세스를 수행한 후, 남아있는 유동성 재료 층(104b)이 제 1 영역(110), 제 2 영역(120) 및 제 3 영역(130) 내의 스택 층(102)을 커버한다. 제 1 영역(110) 내의 유동성 재료 층(104b)의 두께(T6)가 제 2 영역(120) 내의 유동성 재료 층(104b)의 두께(t1)보다 더 크다. 반면, 두께(T6)는 제 2 스텝 높이(H2)보다 실질적으로 더 크다.
도 9에 도시된 바와 같은, 본 발명의 또 다른 실시예에 있어, 제 1 에칭 프로세스를 수행한 후, 남아있는 유동성 재료 층(104c)이 제 1 영역(110), 제 2 영역(120), 및 제 3 영역(130) 내의 스택 층(102)을 커버한다. 제 1 영역(110) 내의 유동성 재료 층(104c)의 두께(T7)는 제 2 영역(120) 내의 유동성 재료 층(104c)의 두께(t2)보다 더 크며, 두께(T7)는 제 2 스텝 높이(H2)보다 작다.
도 2d를 참조하면, 제 2 영역(120) 내의 기판(100)의 상단 표면을 노출하기 위해 제 2 에칭 프로세스가 수행된다. 일 실시예에 있어, 제 2 에칭 프로세스는, 예를 들어, 이방성 에칭 프로세스이다. 유동성 재료 층들(104a, 104b, 및 104c)에 대해 낮거나 또는 극도로 낮은 에칭 레이트를 갖지만 스택 층(102a)에 대해 높은 에칭 레이트를 갖는 에칭제(etchant)를 선택함으로써, 유동성 재료 층들(104a, 104b, 및 104c)이, 유동성 재료 층(104a)이 커버하지 않거나 또는 유동성 재료 층(104b/104c)이 더 얇은 제 2 영역(120)에 대한 자기 정렬(self align)을 위하여 그리고 에칭 영역을 규정(define)하기 위하여 포토리소그래피 프로세스를 사용할 필요없이 제 3 영역(130) 내의 스택 층(102)을 부분적으로 제거하기 위한 마스크로서 직접적으로 사용될 수 있다. 따라서, 포토리소그래피 프로세스에서 발생하는 오정렬이 방지될 수 있다.
제 2 에칭 프로세스를 수행한 후, 제 3 영역(130) 내의 스택 층(102a)의 상단 표면이 노출되며, 제 3 영역(130) 내의 스택 층(102a)의 상단 표면이 제 2 영역(120)의 기판(100)의 상단 표면과 대략 동일하다. 일 실시예에 있어, 제 2 에칭 프로세스가 수행된 후, 부분적인 유동성 재료 층(104d)이 계속해서 제 1 영역(110) 내의 기판(100) 상이 남아있는다. 다른 실시예에 있어, 제 2 에칭 프로세스가 수행된 후, 제 1 영역(110) 내의 기판(100) 상의 유동성 재료 층(104a)이 완전히 제거된다.
게다가, 다시 도 2c 및 도 3을 참조하면, 일 실시예에 있어 유전체 층들(101a)에 대한 제 2 에칭 프로세스의 에칭 레이트가 전도성 층들(101b)에 대한 제 2 에칭 프로세스의 에칭 레이트와 거의 동일하다. 이러한 방식으로, 제 2 에칭 프로세스 후, 제 3 영역(130) 내의 스택 층(102a)의 상단 표면의 대부분이 거친 표면이 아니라 실질적으로 매끄러운 표면이다. 그러나, 제 2 에칭 프로세스를 수행할 때, 제 3 영역(130)의 스택 층(102a)에서 리세스(recess)가 형성되도록 하는 것이 또한 가능하며, 리세스가 용인될 수 있다.
이에 더하여, 제 2 에칭 프로세스의 에칭 레시피(recipe)가 유동성 재료 층(104)의 두께(T) 및 제 2 스텝 높이(H2)에 기초하여 조정될 수 있다. 예를 들어, 도 2c에 도시된 바와 같이, 스택 층(102) 상에 유동성 재료 층(104a)이 형성된 후, 제 1 영역(110) 내의 유동성 재료 층(104a)의 두께(T5)가 제 2 스텝 높이(H2)와 동일할 때, 또는 제 1 영역(110) 내의 유동성 재료 층(104b)의 두께(T6)가 제 2 스텝 높이(H2)보다 클 때, 유동성 재료 층(104a 또는 104b)에 대한 제 2 에칭 프로세스의 에칭 레이트는 스택 층(102)에 대한 에칭 레이트보다 낮거나 또는 동일할 수 있다. 그러나, 도 9에 도시된 바와 같이, 제 1 영역(110) 내의 유동성 재료 층(104c)의 두께(T7)가 제 2 스텝 높이(H2)보다 작을 때, 제 2 에칭 프로세스에서 유동성 재료 층(104c)과 스택 층(102) 사이의 에칭 레이트의 최소한도로 요구되는 비율은 (T2-t2):H2이다. 다시 말해서, 제 2 에칭 프로세스를 수행할 때, 유동성 재료 층(104c)에 대한 에칭제의 에칭 레이트는 스택 층(102)에 대한 에칭 레이트보다 훨씬 낮아야만 한다. 이러한 방식으로, 제 2 에칭 프로세스를 수행할 때, 제 1 영역(110) 내의 유동성 재료 층(104c)의 두께가 이미 아래의 스택 층(102)이 손상되지 않도록 보호하기에 충분하다.
도 2d 및 도 2e를 참조하면, 건식 스트립(strip) 프로세스 또는 습식 프로세스가 제 1 영역(110) 내의 스택 층(102a)의 상단 표면을 노출하도록 유동성 재료 층(104d)을 제거하기 위해 수행된다. 유동성 재료 층(104b)을 제거한 후, 제 1 영역(110) 및 제 3 영역(130) 내의 스택 층(102a)의 상단 표면이 제 2 영역(120) 내의 기판(100)의 상단 표면과 실질적으로 동일하다. 원래 제 2 스텝 높이(H2)를 갖는 제 3 영역(130)에 있어, 제 3 영역(130) 내의 스택 층(102a)의 상단 표면의 대부분이 또한 종래 기술에서와 같은 거친 상단 표면 대신에 매끄러운 표면을 갖는다. 이러한 방식으로, 본 발명의 실시예들에 따른 반도체 디바이스를 제조하기 위한 방법은 후속 프로세스들의 복잡도를 단순화하며, 따라서 제품 신뢰도를 증가시킨다.
도 2f를 참조하면, 제 1 영역(110) 내의 유동성 재료 층(104d)을 제거한 후, 제 1 영역(110) 내의 스택 층(102a)의 일 부분을 제거하여 제 1 영역(110) 내의 스택 층(102b) 내에 복수의 트랜치들/홀(hole)들(140)을 형성하기 위하여 제 1 영역(110) 내의 스택 층(102a)에 대해 제 2 패턴화 프로세스가 수행된다. 제 2 패턴화 프로세스는 제 3 영역(130) 내의 스택 층(102b)을 부분적으로 제거할 수 있기 때문에, 제 3 영역(130) 내의 스택 층(102b)의 상단 표면이 제 2 영역(120) 내의 기판(100)의 상단 표면과 실질적으로 동일하거나 또는 이보다 낮다. 그러나, 최종 제품의 제품 신뢰도에 관하여, 제 3 영역(130) 내의 스택 층(102b)의 리세스(105)가 용인 가능하다. 일 실시예에 있어, 리세스(105)의 깊이는 1 nm 내지 10 nm 미만이다.
도 2g를 참조하면, 전하 저장 층(106) 및 대응하는 전도성 필라들(106)이 트랜치들/홀들(140)의 각각에 순차적으로 형성된다. 전하 저장 층(106)은 전도성 필라들(108)과 스택 층(102b) 사이에 배치된다. 특히, 전하 저장 층(106)이 트랜치들(140)의 각각에 먼저 균일하게 형성된다. 그 후, 전도성 재료 층(미도시)이 스택 층(102b) 상에 형성되며, 전도성 재료 층이 트랜치들(140) 내로 채워진다. 그 후, 스택 층(102b)의 상단 표면을 노출하도록 전도성 재료 층의 일 부분을 제거하기 위해 평탄화 프로세스가 수행된다. 일 실시예에 있어, 전하 저장 층(106)은, 예를 들어, 산화물-질화물-산화물(ONO)로 형성된 합성 층이다. 합성 층은 3개 이상의 층들을 가질 수 있지만, 본 발명이 이에 한정되는 것은 아니다. 합성 층을 형성하는 방법은, 예를 들어, 화학적 기상 증착 방법, 열 산화 방법일 수 있다. 전도성 필라들(108)의 재료는 도핑된 폴리실리콘, 도핑되지 않은 폴리실리콘, 또는 이들의 조합일 수 있으며, 전도성 필라들(108)을 형성하는 방법은 화학적 기상 증착 방법일 수 있다.
다시 도 2e를 참조하면, 본 발명의 실시예들에 따른 반도체 디바이스는 기판(100) 및 스택 층(102a)을 포함한다. 기판(100)은 제 1 영역(110), 제 2 영역(120), 및 제 3 영역(130)을 포함한다. 제 3 영역(130)은 제 1 영역(110)과 제 2 영역(120) 사이에 위치된다. 제 1 영역(110) 내의 기판(100)의 상단 표면은 제 2 영역(120) 내의 기판(100)의 상단 표면보다 낮으며, 제 3 영역(130) 내의 기판(100)은 제 1 스텝 높이(H1)를 갖는다. 스택 층(102a)은 제 1 및 제 3 영역들(110 및 130) 내의 기판(100) 상에 배치된다. 스택 층(102a)은 복수의 유전체 층들(101a) 및 복수의 전도성 층들(101b)을 포함한다. 유전체 층들(101a) 및 전도성 층들(101b)은 교번적으로 스택된다. 제 1 영역(110) 및 제 3 영역(130) 내의 스택 층(102b)의 상단 표면과 제 2 영역(120)의 기판(100)의 상단 표면이 실질적으로 동일 평면이다.
이상의 관점에서, 본 발명의 실시예들에 있어, 메모리 셀 어레이 영역(예를 들어, 제 1 영역) 내의 스택 층을 커버하고 경계 영역(예를 들어, 제 3 영역) 내의 스택 층을 부분적으로 커버하는 유동성 재료 층이 주변 회로 영역(예를 들어, 제 2 영역) 및 경계 영역(예를 들어, 제 3 영역) 내의 스택 층을 에칭하기 위한 마스크로서 사용된다. 이러한 방식으로, 메모리 셀 어레이 영역(예를 들어, 제 1 영역) 및 경계 영역(예를 들어, 제 3 영역) 내의 스택 층의 상단 표면이 제 2 영역 내의 기판의 상단 표면과 거의 동일하다. 따라서, 메모리 어레이 영역(예를 들어, 제 1 영역)과 주변 회로 영역(예를 들어, 제 2 영역) 사이의 경계 영역(예를 들어, 제 3 영역)의 스텝 높이가 감소되며, 그럼으로써 후속 프로세스들의 복잡도를 단순화한다.
이에 더하여, 본 발명의 실시예들에 있어, 유동성 재료 층의 두께 및 제 2 스텝 높이가 또한 에칭 레시피를 조정하는데 사용될 수 있으며, 그 결과 제 2 에칭 프로세스가 수행된 후, 메모리 셀 어레이 영역(예를 들어, 제 1 영역) 및 경계 영역(예를 들어, 제 3 영역) 내의 스택 층의 상단 표면이 주변 회로 영역(예를 들어, 제 2 영역) 내의 기판의 상단 표면과 동일하며, 메모리 셀 어레이 영역(예를 들어, 제 1 영역) 내의 스택 층이 손상되는 것이 방지된다. 메모리 셀 어레이 영역(예를 들어, 제 1 영역) 및 경계 영역(예를 들어, 제 3 영역) 내의 스택 층의 상단 표면과 주변 회로 영역(예를 들어, 제 2 영역) 내의 기판의 상단 표면이 실질적으로 동일 평면이기 때문에, 제조의 몇몇 후속 프로세스들이 생략될 수 있으며, 제조 비용이 따라서 약 3% 감소된다. 또한, 본 발명의 실시예들에 있어, 메모리 셀 어레이 영역과 주변 회로 영역 사이의 경계 영역이 또한 감소될 수 있으며, 그럼으로써 칩 영역을 증가시키고 추가로 제조 비용을 감소시킨다.
본 발명의 사상 및 범위를 벗어나지 않고 본 발명의 구조에 대해 다양한 수정들 및 변형들이 이루어질 수 있다는 것이 당업자에게 자명할 것이다. 이상을 고려하여, 본 발명은 다음의 청구항들 및 그들의 등가물들의 범위 내에 속하도록 제공된 본 발명의 수정예들 및 변형예들을 포괄하도록 의도된다.
Claims (19)
- 반도체 디바이스를 제조하기 위한 방법으로서,
제 1 영역, 제 2 영역 및 제 3 영역을 포함하는 기판을 제공하는 단계로서, 상기 제 1 영역 내의 상기 기판의 상단 표면은 상기 제 2 영역 내의 상기 기판의 상기 상단 표면보다 낮으며, 상기 제 3 영역은 상기 제 1 영역과 상기 제 2 영역 사이에 위치되고, 상기 제 3 영역 내의 상기 기판은 제 1 스텝(step) 높이를 갖는, 단계;
상기 기판 상에 스택 층을 균일하게 형성하는 단계로서, 상기 제 3 영역 내의 상기 스택 층은 제 2 스텝 높이를 갖는, 단계;
상기 스택 층 상에 유동성 재료 층을 형성하는 단계;
상기 유동성 재료 층의 일 부분을 제거하기 위해 그리고 상기 유동성 재료가 적어도 상기 제 1 영역 내에 남아있도록 상기 유동성 재료 층에 대해 제 1 에칭 프로세스를 수행하는 단계;
상기 제 1 영역 내의 상기 유동성 재료 층을 마스크로서 사용함으로써, 상기 제 2 영역 내의 상기 기판의 상기 상단 표면을 노출하기 위하여 상기 제 2 영역 및 상기 제 3 영역 내의 상기 스택 층에 대해 제 2 에칭 프로세스를 수행하는 단계로서, 상기 제 2 에칭 프로세스는 이방성 에칭 프로세스인, 단계; 및
상기 유동성 재료 층을 제거하는 단계를 포함하며,
상기 기판 상에 상기 스택 층을 균일하게 형성하는 단계에서, 상기 제 1 영역 내의 상기 스택 층의 상단 표면과 상기 제 2 영역 내의 상기 기판의 상기 상단 표면이 실질적으로 동일 평면인, 반도체 디바이스를 제조하기 위한 방법.
- 삭제
- 청구항 1에 있어서,
상기 유동성 재료 층을 제거하는 단계 이후에, 상기 제 3 영역 내의 상기 스택 층의 상단 표면은 상기 제 2 영역 내의 상기 기판의 상기 상단 표면과 실질적으로 동일하거나 또는 이보다 더 낮은, 반도체 디바이스를 제조하기 위한 방법.
- 청구항 1에 있어서,
상기 유동성 재료 층의 재료는 유기 재료, 무기 재료, 또는 유기-무기 합성 재료를 포함하는, 반도체 디바이스를 제조하기 위한 방법.
- 청구항 1에 있어서,
상기 유동성 재료 층의 재료는 유기 재료를 포함하며, 상기 유기 재료는 포토레지스트(PR), 유기 하층(organic under layer: ODL), 하단 반-반사 코팅(bottom anti-reflection coating: BARC), 스핀-온 글라스(spin-on glass: SOG), 또는 이들의 조합을 포함하는, 반도체 디바이스를 제조하기 위한 방법.
- 청구항 1에 있어서,
상기 유동성 재료 층은 단일-층 구조, 이중-층 구조, 또는 다중-층 구조를 포함하는, 반도체 디바이스를 제조하기 위한 방법.
- 청구항 1에 있어서,
상기 유동성 재료 층은 제 1 재료 층 및 제 2 재료 층을 포함하는 이중-층 구조를 포함하며, 상기 제 1 재료 층 및 상기 제 2 재료 층은 동일한 재료로 형성되는, 반도체 디바이스를 제조하기 위한 방법.
- 청구항 1에 있어서,
상기 유동성 재료 층은 제 1 재료 층 및 제 2 재료 층을 포함하는 이중-층 구조를 포함하며, 상기 제 1 재료 층 및 상기 제 2 재료 층은 상이한 재료로 형성되는, 반도체 디바이스를 제조하기 위한 방법.
- 청구항 1에 있어서,
상기 스택 층은 복수의 유전체 층들 및 복수의 전도성 층들을 포함하며, 상기 유전체 층들 및 상기 전도성 층들은 교번적으로 스택되고, 상기 유전체 층들에 대한 상기 제 2 에칭 프로세스의 에칭 레이트(rate)는 상기 전도성 층들에 대한 에칭 레이트와 동일한, 반도체 디바이스를 제조하기 위한 방법.
- 청구항 1에 있어서,
상기 유동성 재료 층에 대한 상기 제 1 에칭 프로세스를 수행하는 단계 이후에, 상기 제 2 영역 내의 상기 스택 층이 노출되는, 반도체 디바이스를 제조하기 위한 방법.
- 청구항 1에 있어서,
상기 유동성 재료 층에 대한 상기 제 1 에칭 프로세스를 수행하는 단계 이후에, 상기 제 1 영역 내에 남아있는 상기 유동성 재료 층의 두께는 상기 제 2 영역 내에 남아있는 상기 유동성 재료 층의 두께보다 크며 그리고 상기 제 2 스텝 높이보다 큰, 반도체 디바이스를 제조하기 위한 방법.
- 청구항 1에 있어서,
상기 유동성 재료 층에 대한 상기 제 1 에칭 프로세스를 수행하는 단계 이후에, 상기 제 1 영역 내에 남아있는 상기 유동성 재료 층의 두께는 상기 제 2 영역 내에 남아있는 상기 유동성 재료 층의 두께보다 크지만 상기 제 2 스텝 높이보다는 작은, 반도체 디바이스를 제조하기 위한 방법.
- 청구항 1에 있어서,
상기 제 1 영역 내의 상기 스택 층의 일 부분을 제거하고, 및 상기 제 1 영역 내의 상기 스택 층 내에 복수의 트랜치(trench)들을 형성하는 단계; 및
각각의 트랜치 내에, 전하 저장 층 및 대응하는 전도성 필라를 순차적으로 형성하는 단계로서, 상기 전하 저장 층들은 상기 전도성 필라들과 상기 스택 층 사이에 배치되는, 반도체 디바이스를 제조하기 위한 방법.
- 반도체 디바이스로서,
제 1 영역, 제 2 영역, 및 제 3 영역을 포함하는 기판으로서, 상기 제 3 영역은 상기 제 1 영역과 상기 제 2 영역 사이에 배치되고, 상기 제 1 영역 내의 상기 기판의 상단 표면은 상기 제 2 영역 내의 상기 기판의 상기 상단 표면보다 낮으며, 상기 제 3 영역 내의 상기 기판은 제 1 스텝 높이를 갖는, 상기 기판; 및
상기 제 1 영역 및 제 3 영역 내의 상기 기판 상에 배치된 스택 층으로서, 상기 제 1 영역 및 제 3 영역 내의 상기 스택 층의 상단 표면과 상기 제 2 영역 내의 상기 기판의 상단 표면이 실질적으로 동일 평면인, 상기 스택 층을 포함하며,
상기 제 1 영역은 메모리 셀 어레이 영역으로 한정되고, 상기 제 2 영역은 주변 회로 영역으로 한정되며, 상기 제 3 영역은 상기 메모리 셀 어레이 영역과 상기 주변 회로 영역 사이의 경계 영역으로 한정되고, 상기 제 3 영역 내의 상기 스택 층은 리세스(recess)를 갖는, 반도체 디바이스.
- 청구항 14에 있어서,
상기 제 3 영역 내의 상기 스택 층의 상기 상단 표면은 상기 제 2 영역 내의 상기 기판의 상기 상단 표면과 실질적으로 동일하거나 또는 이보다 낮은, 반도체 디바이스.
- 청구항 14에 있어서,
상기 스택 층은 복수의 유전체 층들 및 복수의 전도성 층들을 포함하고, 상기 유전체 층들 및 상기 전도성 층들은 교번적으로 스택되는, 반도체 디바이스.
- 청구항 16에 있어서,
상기 제 1 영역 내의 상기 스택 층 내에 배치되는 복수의 전도성 필라들; 및
상기 전도성 필라들과 상기 스택 층 사이에 배치되는 복수의 전하 저장 층을 더 포함하는, 반도체 디바이스.
- 청구항 14에 있어서,
상기 제 1 영역은 메모리 셀 어레이 영역이고, 상기 제 2 영역은 주변 회로 영역인, 반도체 디바이스.
- 청구항 14에 있어서,
상기 제 3 영역의 폭은 40 nm 내지 140 nm인, 반도체 디바이스.
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