TW201608633A - 半導體元件及其製造方法 - Google Patents
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Abstract
一種半導體元件包括基底與堆疊層。基底包括第一區、第二區以及第三區。第三區配置於第一區與第二區之間。由於第一區的基底的頂面低於第二區的基底的頂面，因此，第三區的基底具有第一階梯高度。堆疊層配置於第一區與第三區的基底上。在第一區與第三區中的堆疊層的頂面與在第二區中的基底的頂面實質上共平面。
Description
本發明是有關於一種電子元件及其製造方法，且特別是有關於一種半導體元件及其製造方法。
隨著科技日新月異，為了達到降低成本、簡化製程步驟以及節省晶片面積的需求，將記憶胞陣列區與周邊電路區的元件整合在同一晶片上已然逐漸成為一種趨勢。然而，在記憶胞陣列區與周邊電路區之間的邊界（Boundary）區域中存在相當大的階梯高度（Step Height），其增加後續製程的複雜度。
圖1是習知的一種半導體元件的剖面示意圖。請參照圖1，舉例來說，習知的半導體元件為了降低堆疊層12在基底10表面的高度，採用先移除記憶胞陣列區110的一部分基底10以埋入堆疊層12的方式。然而，此方式導致記憶胞陣列區110與周邊電路區120之間的邊界區域130存在相當大的階梯高度。為了要解決階梯高度的問題，需要在記憶胞陣列區110與周邊電路區120之間預留相當大的距離（約莫3μm），以做為邊界區域130，並經過一連串的微影、蝕刻、薄膜沉積及化學機械硏磨（CMP）等平坦化等繁複製程，於邊界區域130中將形成大且深的溝渠18，並在處理過程中填入氮化矽層14與氧化矽層16。然而，由於氮化矽層14與氧化矽層16的蝕刻速率不同，因此，在以溼式蝕刻製程移除多餘的氮化矽層14與氧化矽層16後，在氮化矽層14的兩側容易產生凹陷20且氧化矽層16的頂面也略高於記憶胞陣列區110與周邊電路區120的頂面。由於此邊界平坦化處理製程步驟繁複導致成本高昂，傳統處理方式殘留的高度差，亦增加後續製程的困難度，並降低產品的可靠度。
因此，如何簡化記憶胞陣列區與周邊電路區之間的邊界處理步驟，並達成區域間最小的階梯高度差，減低後續製程的複雜度，增加晶片使用面積，且同時降低成本，將變成相當重要的一門課題。
本發明提供一種半導體元件及其製造方法，其可改善記憶胞陣列區與周邊電路區之間的邊界區域的階梯高度。
本發明提供一種半導體元件及其製造方法，其可簡化製程，且同時增加晶片使用面積。
本發明提供一種半導體元件的製造方法，其方法包括提供基底。基底包括第一區、第二區以及第三區。第一區的基底的頂面低於第二區的基底的頂面。第三區配置於第一區與第二區之間。第三區的基底具有第一階梯高度。於基底上共形地形成堆疊層。在第三區中的堆疊層具有第二階梯高度。於堆疊層上形成流動材料層。對流動材料層進行第一蝕刻製程，移除部分流動材料層。以位在第一區中的流動材料層為罩幕，對第二區與第三區的堆疊層進行第二蝕刻製程，以暴露第二區的基底的頂面。移除流動材料層。
在本發明的一實施例中，上述流動材料層的材料包括有機材料、無機材料或是有機無機複合材料。
在本發明的一實施例中，上述流動材料層的材料包括有機材料。上述有機材料包括光阻（PR）、有機底層材料（ODL）、底抗反射塗佈（BARC）、旋塗式玻璃（SOG）或其組合。
在本發明的一實施例中，上述堆疊層包括多數個介電層與多數個導體層。上述介電層與導體層相互堆疊。上述第二蝕刻製程對介電層的蝕刻速率等於對導體層的蝕刻速率。
在本發明的一實施例中，上述流動材料層進行第一蝕刻製程後，裸露出第二區的堆疊層。
在本發明的一實施例中，上述流動材料層進行第一蝕刻製程後，留在該第一區的該流動材料層的厚度大於留在第二區的流動材料層的厚度，且大於第二階梯高度。
在本發明的一實施例中，上述流動材料層進行第一蝕刻製程後，留在該第一區的該流動材料層的厚度大於留在第二區的流動材料層的厚度，且小於第二階梯高度。
本發明提供一種半導體元件包括基底與堆疊層。基底包括第一區、第二區以及第三區。第三區配置於第一區與第二區之間。由於第一區的基底的頂面低於第二區的基底的頂面，因此，第三區的基底具有第一階梯高度。堆疊層配置於第一區與第三區的基底上。在第一區與第三區中的堆疊層的頂面與在第二區中的基底的頂面實質上共平面。
在本發明的一實施例中，在第三區中的堆疊層的頂面實質上等於或低於第二區中的基底的頂面。
在本發明的一實施例中，上述第三區的寬度為40 nm至140 nm。
基於上述，本發明實施例利用流動材料層覆蓋第一區中的堆疊層以及部分覆蓋第三區中的堆疊層，使得第一區與第三區中的流動材料層的頂面大約等於第二區中的堆疊層的頂面。接著，以第一區中的流動材料層為罩幕，對第二區與第三區的堆疊層進行蝕刻製程，以暴露第二區的基底的頂面。其使得第一區與第三區的堆疊層的頂面大約等於第二區的基底的頂面。如此一來，便可改善記憶胞陣列區（例如是第一區）與周邊電路區（例如是第二區）之間的邊界區域（例如是第三區）的階梯高度，藉此簡化後續製程的複雜度，進而降低製程成本。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖2A至圖2G為依照本發明實施例所繪示的半導體元件之製造流程的剖面示意圖。
請參照圖2A，首先，提供基底100。基底100包括第一區110、第二區120以及第三區130。上述第三區130位於第一區110與第二區120之間。第一區110的基底100的頂面低於第二區120的基底100的頂面，第三區130的基底100具有第一階梯高度H1。在一實施例中，第一階梯高度H1的高度為40 nm至140 nm。在一實施例中，第一區110為記憶胞陣列區；而第二區120為周邊電路區；第三區130則是記憶胞陣列區與周邊電路區之間的邊界區域。在一實施例中，第三區130的寬度為40 nm至140 nm，其寬度遠小於習知技術中所預留3μm的距離。
在一實施例中，上述基底100可以是利用微影與蝕刻製程，對基底材料進行第一圖案化製程，以移除對應第一區110與第三區130的部分基底材料。在另一實施例中，上述基底100可以是在對應第二區120的基底材料上形成含矽材料層（未繪示），使得第二區120的含矽材料層的頂面高於第一區110的基底材料的頂面。基底材料例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator，SOI）。半導體例如是IVA族的原子，例如矽或鍺。半導體化合物例如是IVA族的原子所形成之半導體化合物，例如是碳化矽或是矽化鍺，或是IIIA族原子與VA族原子所形成之半導體化合物，例如是砷化鎵。
之後，於基底100上共形地形成堆疊層102，其使得第一區110中的堆疊層102的頂面與第二區120的基底100的頂面實質上共平面。換言之，堆疊層102的厚度大約等於第一階梯高度H1。由於堆疊層102共形地覆蓋在基底100上，因此，第一區110中的堆疊層102的頂面低於在第二區120中的堆疊層102的頂面，且第三區130中的堆疊層102具有第二階梯高度H2。在一實施例中，堆疊層102可例如是單層或多層的複合層。當堆疊層102例如是多層的複合層時，部分堆疊層200的放大示意圖如圖3所示。堆疊層102包括多數個介電層101a與多數個導體層101b。上述介電層101a與導體層101b相互堆疊。在一實施例中，導體層101b的數目可包括8層、16層、32層或更多層。同樣地，介電層101a配置於相鄰兩個導體層101b之間，因此，介電層101a亦包括8層、16層、32層或更多層。在一實施例中，介電層101a的材料可包括氧化矽、氮化矽或其組合，其形成方法可利用化學氣相沈積法來形成。導體層101b的材料可包括是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可利用化學氣相沈積法來形成。在一實施例中，第二階梯高度H2的高度為40 nm至140 nm。
請參照圖2B，於第一區110、第二區120以及第三區130的堆疊層102上形成流動材料層104。在一實施例中，流動材料層104的材料包括有機材料、無機材料或是有機無機複合材料。而當流動材料層104的材料例如是有機材料時，上述有機材料包括光阻（Photoresist，PR）、有機底層材料（Organic unDer Layer，ODL）、底抗反射塗佈（Bottom Anti-Reflection Coating，BARC）、旋塗式玻璃（Spin-On Glass，SOG）或其組合。流動材料層104的形成方法例如是旋轉塗佈法、高密度電漿法（HDPCVD）或增強高深寬比溝填製程（Enhanced High Aspect Ratio Process，eHARP）。流動材料層104可以是單層結構、雙層結構或多層結構。
如圖4所示，在本發明第一實施例中，流動材料層104例如是單層結構。流動材料層104的材料可包括：光阻（PR）、有機底層材料（ODL）、底抗反射塗佈（BARC）或旋塗式玻璃（SOG）。只要流動材料層104能覆蓋堆疊層102的頂面，且流動材料層104的厚度T1大於第二階梯高度H2即可，本發明實施例之流動材料層104的材料並不限於此。
請參照圖5至7，流動材料層104可例如是雙層結構。請參照圖5，在本發明第二實施例中，流動材料層104的頂面為平坦的表面，且流動材料層104依序包括材料層103a與材料層103b。材料層103a與材料層103b可例如是相同材料。材料層103b具有平坦的表面。舉例來說，材料層103a與材料層103b皆例如是有機底層材料（ODL）。然而，材料層103a與材料層103b之總和的厚度T2大於第二階梯高度H2即可，本發明實施例之材料層103a與材料層103b的材料並不限於此。
另一方面，請參照圖6，在本發明第三實施例中，流動材料層104的頂面為平坦的表面，且流動材料層104依序包括材料層103c與材料層103d。材料層103c與材料層103d例如是不同材料。舉例來說，材料層103c可例如是有機底層材料（ODL），而材料層103d可例如是光阻（PR）。材料層103d具有平坦的表面。然而，材料層103c與材料層103d之總和的厚度T3大於第二階梯高度H2即可，本發明實施例之材料層103c與103d的材料並不限於此。
此外，如圖7所示，在本發明第四實施例中，流動材料層104可例如是雙層或多層結構，但流動材料層104的頂面不平坦，但其階梯高度H3小於階梯高度H2。舉例來說，於堆疊層102上部分共形地形成單層或多層的材料層103e。接著，在單層或多層的材料層103e上形成材料層103f。材料層103f的表面不平坦，具有階梯高度H3。材料層103e可例如是氮化矽（SiN）、氧化矽、氮氧化矽、碳層或碳化矽，其形成方法可利用化學氣相沈積法來形成。材料層103f可例如是有機底層材料（ODL），其形成方法可利用旋轉塗佈法來形成。只要材料層103e與材料層103f能覆蓋堆疊層102的頂面，且材料層103e與材料層103f之總和的厚度T4大於第二階梯高度H2即可，本發明實施例之材料層103e與材料層103f的材料並不限於此。
請參照圖2C、圖8與圖9，以堆疊層102的頂面當作蝕刻停止層，對進行第一蝕刻製程，以移除部分的流動材料層104，留下流動材料層104a、104b或104c。第一蝕刻製程可例如是回蝕刻（Etch Back）製程。在一實施例中，請參照圖2C，在進行第一蝕刻製程之後，留下來的流動材料層104a覆蓋第一區110與部分覆蓋第三區130中的堆疊層102，且暴露第二區120與第三區130的堆疊層102的頂面。此外，第一區110上的流動材料層104a的厚度T5實質上等於第二階梯高度H2。亦即，流動材料層104a的頂面實質上等於第二區120與第三區130的堆疊層102的頂面。
在又一實施例中，請參照圖8，在進行第一蝕刻製程之後，留下來的流動材料層104b覆蓋第一區110、第二區120與第三區130中的堆疊層102。第一區110上的流動材料層104b的厚度T6大於第二區120上的流動材料層104b的厚度t1，但厚度T6實質上大於第二階梯高度H2。
在另一實施例中，請參照圖9，在進行第一蝕刻製程之後，留下來的流動材料層104c覆蓋第一區110、第二區120與第三區130中的堆疊層102。第一區110上的流動材料層104c的厚度T7大於第二區120上的流動材料層104c的厚度t2，但厚度T7小於第二階梯高度H2。
請參照圖2D，進行第二蝕刻製程，以暴露第二區120的基底100的頂面。在一實施例中，第二蝕刻製程可例如是非等向性蝕刻製程。藉由蝕刻劑的選擇，使用對於流動材料層104a/104b/104c具有低蝕刻率或極低蝕刻率，但對於堆疊層102a具有高蝕刻率的蝕刻劑，可直接以流動材料層104a/104b/104c為罩幕，自對準（Self Align）未覆蓋流動材料層104a或流動材料層104b/104c較薄的第二區120與部分移除第三區130的堆疊層102，而無需藉由微影製程來定義蝕刻的區域。因此，可以避免進行微影製程所產生的對準失誤問題。
在進行第二蝕刻製程之後，暴露出第三區130的堆疊層102a的頂面，且第三區130的堆疊層102a的頂面大約等於第二區120的基底100的頂面。在一實施例中，在進行第二蝕刻製程之後，仍有部分流動材料層104d留在第一區110的基底100上。在另一實施例中，在進行第二蝕刻製程之後，在第一區110的基底100上的流動材料層104a被完全移除。
另外，請回頭參考圖2C與圖3，在一實施例中，第二蝕刻製程對介電層101a的蝕刻速率大約等於對導體層101b的蝕刻速率。如此一來，在進行第二蝕刻製程之後，第三區130的堆疊層102a的頂面大部分可以是實質上平滑的表面，而非凹凸不平的表面。然而，在進行第二蝕刻製程時，亦有可能在第三區130的堆疊層102a造成部分凹陷，但是可以被接受的。
此外，第二蝕刻製程的蝕刻條件（Etch Recipe）可依據流動材料層104的厚度T與第二階梯高度H2來調整。舉例來說，在堆疊層102上形成流動材料層104a之後，如圖2C所示，當第一區110上的流動材料層104a的厚度T5等於第二階梯高度H2時，或是如圖8，當第一區110上的流動材料層104b的厚度T6大於第二階梯高度H2時，則第二蝕刻製程對流動材料層104a或104b的蝕刻速率可低於或等於對堆疊層102的蝕刻速率。然而，如圖9所示，當第一區110上的流動材料層104c的厚度T7小於第二階梯高度H2時，第二蝕刻製程對流動材料層104c與堆疊層102的最小需求蝕刻速率比為(T7-t2):H2。換言之，在進行第二蝕刻製程時，所選擇的蝕刻劑對流動材料層104c的蝕刻速率必須遠低於對堆疊層102的蝕刻速率。如此一來，在進行第二蝕刻製程的時候，第一區110上的流動材料層104c的厚度便足夠保護其下方的堆疊層102不受損害。
請參照圖2D與2E，利用乾式剝除（Dry Strip）製程或濕式剝除（Wet Strip）製程移除流動材料層104d，以暴露第一區110中的堆疊層102a的頂面。在移除流動材料層104d之後，第一區110與第三區130的堆疊層102a的頂面實質上等於第二區120的基底100的頂面。在原本具有第二階梯高度H2的第三區130中，其堆疊層102a的頂面大部分亦為平滑的表面，不會產生習知技術中頂面凹凸不平的現象。如此一來，本發明實施例之半導體元件的製造方法便可簡化後續製程的複雜度，進而提升產品的可靠度。
請參照圖2F，在移除第一區110的流動材料層104d之後，對第一區110的堆疊層102a進行第二圖案化製程，移除部分第一區110的堆疊層102a，以於第一區110的堆疊層102b中形成多數個溝渠或洞140。由於第二圖案化製程可能部分移除第三區130的堆疊層102b，因此，第三區130中的堆疊層102b的頂面實質上等於或低於第二區120中的基底100的頂面。然而，對於最終元件的產品可靠度而言，第三區130的堆疊層102b的部分凹陷105是可以被接受的。在一實施例中，凹陷105的深度小於1 nm至 10 nm。
請參照圖2G，於每一溝渠或洞140中依序形成電荷儲存層106與所對應的導體柱108。電荷儲存層106配置於導體柱108與堆疊層102b之間。具體來說，先於每一溝渠140中共形地形成電荷儲存層106。接著，於堆疊層102b上形成導體材料層（未繪示），其中導體材料層填入溝渠140中。然後，進行平坦化製程，移除部分導體材料層，以暴露堆疊層102b的頂面。在一實施例中，電荷儲存層106可例如是由氧化層/氮化層/氧化層（Oxide-Nitride-Oxide，ONO）所構成的複合層，此複合層可為三層或更多層，本發明並不限於此，其形成方法可以是化學氣相沉積法、熱氧化法等。導體柱108的材料可例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以利用化學氣相沈積法來形成。
請回頭參照圖2E，本發明實施例之半導體元件包括基底100與堆疊層102a。基底100包括第一區110、第二區120以及第三區130。第三區130位於第一區110與第二區120之間。第一區110的基底100的頂面低於第二區120的基底100的頂面，第三區130的基底100具有第一階梯高度H1。堆疊層102a配置於第一區110與第三區130的基底100上。堆疊層102a包括多數個介電層101a與多數個導體層101b。上述介電層101a與導體層101b相互堆疊。在第一區110與在第三區130中的堆疊層102a的頂面與第二區120的基底100的頂面實質上共平面。
綜上所述，本發明實施例利用覆蓋在記憶胞陣列區（例如是第一區）中的堆疊層中的堆疊層流動材料層做為罩幕，以蝕刻周邊電路區（例如是第二區）與邊界區域（例如是第三區）的堆疊層。藉此，可以使得記憶胞陣列區（例如是第一區）與邊界區域（例如是第三區）中的堆疊層的頂面大約等於第二區中的基底的頂面。如此一來，便可降低記憶胞陣列區（例如是第一區）與周邊電路區（例如是第二區）之間的邊界區域（例如是第三區）的階梯高度，藉此簡化後續製程的複雜度。
此外，本發明實施例還可利用流動材料層的厚度與第二階梯高度來調整蝕刻條件，使得在進行第二蝕刻製程之後，記憶胞陣列區（例如是第一區）與邊界區域（例如是第三區）中的堆疊層的頂面等於周邊電路區（例如是第二區）的基底的頂面，而且讓記憶胞陣列區（例如是第一區）中的堆疊層不受到損害。由於記憶胞陣列區（例如是第一區）與邊界區域（例如是第三區）中的堆疊層的頂面與周邊電路區（例如是第二區）中的基底的頂面實質上共平面，因此，本發明實施例可省略許多後續製程步驟，達到降低製程成本（約莫降低3%的製程成本）的功效。而且本發明實施例亦可減少記憶胞陣列區與周邊電路區之間的邊界區域，以增加晶片使用面積且更進一步降低製程成本。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、100‧‧‧基底
101a‧‧‧介電層
101b‧‧‧導體層
12、102、102a、102b‧‧‧堆疊層
14‧‧‧氮化矽層
16‧‧‧氧化矽層
18‧‧‧溝渠
20、105‧‧‧凹陷
103a、103b、103c、103d、103e、103f‧‧‧材料層
104、104a、104b、104c、104d‧‧‧流動材料層
106‧‧‧電荷儲存層
108‧‧‧導體柱
110‧‧‧第一區、記憶胞陣列區
120‧‧‧第二區、周邊電路區
130‧‧‧第三區、邊界區域
140‧‧‧溝渠、洞
200‧‧‧部分
H1、H2、H3‧‧‧階梯高度
T、T1~T7、t1、t2‧‧‧厚度
101a‧‧‧介電層
101b‧‧‧導體層
12、102、102a、102b‧‧‧堆疊層
14‧‧‧氮化矽層
16‧‧‧氧化矽層
18‧‧‧溝渠
20、105‧‧‧凹陷
103a、103b、103c、103d、103e、103f‧‧‧材料層
104、104a、104b、104c、104d‧‧‧流動材料層
106‧‧‧電荷儲存層
108‧‧‧導體柱
110‧‧‧第一區、記憶胞陣列區
120‧‧‧第二區、周邊電路區
130‧‧‧第三區、邊界區域
140‧‧‧溝渠、洞
200‧‧‧部分
H1、H2、H3‧‧‧階梯高度
T、T1~T7、t1、t2‧‧‧厚度
圖1是習知的一種半導體元件的剖面示意圖。 圖2A至圖2G為依照本發明實施例所繪示的半導體元件之製造流程的剖面示意圖。 圖3是圖2A之部分堆疊層的放大示意圖。 圖4為本發明第一實施例之半導體元件的剖面示意圖。 圖5為本發明第二實施例之半導體元件的剖面示意圖。 圖6為本發明第三實施例之半導體元件的剖面示意圖。 圖7為本發明第四實施例之半導體元件的剖面示意圖。 圖8為本發明之另一實施例中，流動材料層進行第一次蝕刻製程的半導體元件的剖面示意圖。 圖9為本發明之又一實施例中，流動材料層進行第一次蝕刻製程的半導體元件的剖面示意圖。
100‧‧‧基底
102a‧‧‧堆疊層
110‧‧‧第一區
120‧‧‧第二區
130‧‧‧第三區
Claims (10)
- 一種半導體元件的製造方法，包括： 提供一基底，該基底包括一第一區、一第二區以及一第三區，其中該第一區的該基底的頂面低於該第二區的該基底的頂面，該第三區位於該第一區與該第二區之間，該第三區的該基底具有一第一階梯高度； 於該基底上共形地形成一堆疊層，在該第三區中的該堆疊層具有一第二階梯高度； 於該堆疊層上形成一流動材料層； 對該流動材料層進行一第一蝕刻製程，以移除部分該流動材料層； 以位在該第一區中的該流動材料層為罩幕，對該第二區與該第三區的該堆疊層進行一第二蝕刻製程，以暴露該第二區的該基底的頂面；以及 移除該流動材料層。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中該流動材料層的材料包括一有機材料、一無機材料或是一有機無機複合材料。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中該流動材料層的材料包括一有機材料，該有機材料包括光阻（PR）、有機底層材料（ODL）、底抗反射塗佈（BARC）、旋塗式玻璃（SOG）或其組合。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中該堆疊層包括多數個介電層與多數個導體層，該些介電層與該些導體層相互堆疊，其中該第二蝕刻製程對該些介電層的蝕刻速率等於對該些導體層的蝕刻速率。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中對該流動材料層進行該第一蝕刻製程後，裸露出該第二區的該堆疊層。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中對該流動材料層進行該第一蝕刻製程後，留在該第一區的該流動材料層的厚度大於留在該第二區的該流動材料層的厚度，且大於該第二階梯高度。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中對該流動材料層進行該第一蝕刻製程後，在該第一區的該流動材料層的厚度大於留在該第二區的該流動材料層的厚度，且小於該第二階梯高度。
- 一種半導體元件，包括： 一基底，包括一第一區、一第二區以及一第三區，其中該第三區配置於該第一區與該第二區之間，該第一區的該基底的頂面低於該第二區的該基底的頂面，該第三區的該基底具有一第一階梯高度；以及 一堆疊層，配置於該第一區與該第三區的該基底上，其中在該第一區與該第三區中的該堆疊層的頂面與在該第二區中的該基底的頂面實質上共平面。
- 如申請專利範圍第8項所述的半導體元件，其中在該第三區中的該堆疊層的頂面實質上等於或低於該第二區中的該基底的頂面。
- 如申請專利範圍第8項所述的半導體元件，其中該第三區的寬度為40 nm至140 nm。
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