TWI653712B - 半導體結構及其製造方法 - Google Patents

Abstract

一種半導體結構及其製造方法。所述半導體結構包括基底、多個閘極結構、多個介電結構以及間隙壁。所述多個閘極結構配置於所述基底上。所述多個介電結構分別配置於每一個所述閘極結構與所述基底之間，其中每一所述介電結構的頂部寬度小於底部寬度。所述間隙壁配置於所述閘極結構的側壁上，且覆蓋所述介電結構的側壁。

Description

半導體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種相鄰的閘極結構之間具有較大的間距的半導體結構及其製造方法。

動態隨機存取記憶體為一種常見的揮發性記憶體，其是由多個記憶胞所構成。每一個記憶胞主要是由電晶體及其所操控的電容器所構成，且每一個記憶胞藉由字元線與位元線而彼此電性連接。

一般來說，上述的電容器會藉由配置於層間介電層（inter-layer dielectric layer）中的接觸窗（contact）來與電晶體的源極/汲極區電性連接。換句話說，上述的接觸窗會穿過記憶胞陣列中相鄰的電晶體之間的介電層而與基底連接。隨著元件尺寸的持續縮小，相鄰的電晶體之間的間距也隨之減小，導致接觸窗無法有效地與基底連接，因而對元件效能造成影響。

本發明提供一種半導體結構，其中相鄰的閘極結構之間具有較大的間距。

本發明提供一種半導體結構的製造方法，其用以製造上述的半導體結構。

本發明的半導體結構的製造方法包括以下步驟。提供基底，所述基底具有記憶體區與周邊區，其中所述記憶體區中的所述基底上具有第一介電層，且所述周邊區中的所述基底上具有第二介電層。於所述第一介電層上形成多個第一閘極結構以及於所述第二介電層上形成至少一第二閘極結構。於所述基底上形成第三介電層，所述第三介電層覆蓋所述基底、所述第一介電層、所述第一閘極結構、所述第二介電層與所述第二閘極結構。移除所述第一閘極結構兩側的所述基底上的所述第一介電層與所述第三介電層。移除剩餘的所述第三介電層與部分所述第一介電層。形成第四介電層，以覆蓋所述第二閘極結構的側壁、所述記憶體區中的基底、所述第一介電層以及所述第一閘極結構。形成第五介電層，以覆蓋所述周邊區的所述基底與所述第二閘極結構。移除所述記憶體區中的所述基底上的所述第四介電層。

在本發明的半導體結構的製造方法的一實施例中，所述第一介電層、所述第二介電層、所述第三介電層與所述第五介電層各自例如為氧化物層。

在本發明的半導體結構的製造方法的一實施例中，所述第四介電層例如為氮化物層。

在本發明的半導體結構的製造方法的一實施例中，在形成所述第三介電層之後以及在移除所述記憶體區中的所述基底上的所述第一介電層與所述第三介電層之前更包括於所述周邊區的所述基底上形成罩幕層，移除所述記憶體區中的所述基底上的所述第一介電層與所述第三介電層的方法例如為進行非等向性蝕刻製程，且在移除所述記憶體區中的所述基底上的所述第一介電層與所述第三介電層之後以及在移除剩餘的所述第三介電層與部分所述第一介電層之前更包括移除所述罩幕層。

在本發明的半導體結構的製造方法的一實施例中，移除剩餘的所述第三介電層與部分所述第一介電層的方法例如為進行等向性蝕刻製程。

在本發明的半導體結構的製造方法的一實施例中，形成所述第四介電層的方法包括以下步驟。於所述基底上共形地形成介電材料層。於所述記憶體區中的所述基底上形成罩幕層。進行非等向性蝕刻製程，移除部分所述介電材料層。移除所述罩幕層。

在本發明的半導體結構的製造方法的一實施例中，形成所述第五介電層的方法包括以下步驟。於所述基底上形成介電材料層，其中所述第介電材料層覆蓋所述記憶體區中的所述第四介電層並填滿所述第一閘極結構之間的空間以及共形地形成於所述周邊區中的所述基底上。於所述周邊區中的所述基底上形成罩幕層。進行等向性蝕刻製程，移除所述記憶體區中的所述介電材料層。此外，移除所述記憶體區中的所述基底上的所述第四介電層的方法包括以下步驟。進行非等向性蝕刻製程，移除部分所述第四介電層。移除所述罩幕層。

本發明的半導體結構包括基底、多個閘極結構、多個介電結構以及間隙壁。所述多個閘極結構配置於所述基底上。所述多個介電結構分別配置於每一個所述閘極結構與所述基底之間，其中每一所述介電結構的頂部寬度小於底部寬度。所述間隙壁配置於所述閘極結構與所述介電結構的側壁上。

在本發明的半導體結構的一實施例中，所述介電結構的材料例如為氧化物。

在本發明的半導體結構的一實施例中，所述間隙壁的材料例如為氮化物。

基於上述，在本發明中，經由蝕刻製程使位於閘極結構與基底之間的介電結構的尺寸縮小，使得相鄰的閘極結構之間具有較大的間距而增加暴露出的基底的面積，因此有利於接觸窗與基底的連接。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1J為依照本發明實施例所繪示的半導體結構的製造流程剖面示意圖。首先，請參照圖1A，提供基底100。基底100具有記憶體區100a與周邊區100b。記憶體區100a為待形成有記憶胞陣列的區域，而周邊區100b為待形成有邏輯元件等的區域。基底100中可具有隔離結構（例如淺溝渠隔離結構），以定義出主動區。在本實施例中，為了使圖示清楚且便於說明，將省略繪示出基底100中的隔離結構。

記憶體區100a中的基底100上形成有介電層102，而周邊區100b的基底100上形成有介電層104。此外，介電層102上形成有以陣列形式配置的多個閘極結構106，介電層104上形成有閘極結構108。在本實施例中，繪示出3個閘極結構106與1個閘極結構108，但本發明不限於此。介電層104可用以形成周邊區100b中的電晶體的閘絕緣層。在本實施例中，閘極結構106包括依序堆疊於介電層102上的氮化物層106a、導電層106b（例如多晶矽層）與罩幕層106c（例如氮化物層），閘極結構108包括依序堆疊於介電層104上的導電層108a（例如多晶矽層）與罩幕層108b（例如氮化物層），但本發明不限於此。在其他實施例中，可視實際需求而形成其他種類的閘極結構。上述的介電層102、介電層104、閘極結構106與閘極結構108的製造方法為本領域技術人員所熟知，於此不再贅述。

然後，請參照圖1B，於基底100上形成介電層110。介電層110覆蓋介電層102、閘極結構106、介電層104與閘極結構108。詳細地說，介電層110共形地形成於基底100上，其可在後續的蝕刻製程中作為閘極結構106的保護層。介電層110例如是氧化物層，其形成方法例如是進行化學氣相沉積製程。或者，可在用以形成閘極結構106與閘極結構108的蝕刻製程之後，以原位（in-situ）的方式形成一層氧化物層來作為介電層110而不須另外進行化學氣相沉積製程，以簡化製程步驟。特別一提的是，在本實施例中，介電層102、介電層104與介電層110皆為氧化物層，但經由調整製程參數可使得介電層102與介電層110具有相同或相近的緻密度而介電層104與介電層110具有不同的緻密度。如此一來，在特定的蝕刻製程中，介電層102與介電層110可具有相同或相近的蝕刻速率而能夠被同時被移除。

接著，請參照圖1C，移除閘極結構106兩側的基底100上的介電層102與介電層110，以於閘極結構106的側壁上形成間隙壁114以及於閘極結構106與基底100之間形成介電結構116。詳細地說，先於周邊區110b的基底100上形成罩幕層112。罩幕層112例如為光阻層。然後，以罩幕層112為蝕刻罩幕，進行非等向性蝕刻製程，以移除閘極結構106兩側的基底100上的介電層102與介電層110。在本實施例中，由於介電層102與介電層110具有相同或相近的緻密度，因此藉由調整蝕刻製程的製程參數，可使介電層102與位於其上的介電層110在同一蝕刻製程中一起被移除。然而，本發明不限於此，在其他實施例中，亦可藉由不同的非等向性蝕刻製程來移除閘極結構106兩側的基底100上的介電層102與介電層110。此外，在上述的蝕刻過程中，罩幕層106c的頂面上的介電層110也會被同時移除。如此一來，即可於閘極結構106的側壁上形成間隙壁114。

此外，由於受限於相鄰的閘極結構106之間的空間的高深寬比，在進行上述的非等向性蝕刻製程之後，所形成的介電結構116會具有類似梯形的剖面形狀，亦即介電結構116的頂部寬度會小於底部寬度。然而，藉由將介電層110的厚度形成為儘可能地薄（例如2 nm至3 nm），仍可使相鄰的閘極結構106的底部之間具有較大的間距而可暴露出較多的基底表面，以利於後續所形成的接觸窗與基底100的連接。此外，由於介電層110的厚度形成為儘可能地薄，因此除了可以在蝕刻製程中保護閘極結構106不被損壞，在後續製程中亦可被輕易移除。

然後，請參照圖1D，移除罩幕層112。接著，移除剩餘的介電層110（包括間隙壁114）與部分介電結構116。詳細地說，在形成介電結構116之後，將整個基底上的介電層110移除。移除介電層110的方法例如是進行等向性蝕刻製程。如此一來，周邊區100b中的介電層110以及間隙壁114（由介電層110所形成）皆會被移除。由於介電層104與介電層110具有不同的緻密度而具有不同的蝕刻速率，因此介電層104仍保留於周邊區100b中。此外，由於介電層102與介電層110具有相同或相近的緻密度，因此在蝕刻的過程中部分介電結構116也會跟著被移除。如此一來，介電結構116的尺寸縮小，且因此增加了相鄰的閘極結構106的底部之間所暴露出的基底100的面積，因而有利於後續所形成的接觸窗與基底100的連接。

接著，請參照圖1E，於基底100上共形地形成介電材料層118。介電材料層118覆蓋基底100、閘極結構106、介電結構116、介電層104以及閘極結構108。介電材料層118例如為氮化物層，其形成方法例如是進行化學氣相沉積製程。

然後，請參照圖1F，於記憶體區100a中的基底100上形成罩幕層120。罩幕層120例如為光阻層。接著，以罩幕層120為蝕刻罩幕，進行非等向性蝕刻製程，移除周邊區100b中的部分介電材料層118以及其下方的介電層104，以於閘極結構108的側壁上形成間隙壁122以及於閘極結構108與基底100之間形成閘介電層104a。在上述的非等向性蝕刻製程中，閘極結構108的頂面上的介電材料層118也會同時被移除。

接著，請參照圖1G，移除罩幕層120。然後，於基底100上形成介電材料層124。介電材料層124例如為氧化物層，其形成方法例如是進行化學氣相沉積製程。由於記憶體區100a中具有以陣列方式排列的閘極結構106且相鄰的閘極結構106之間的空間較為狹小，因此介電材料層124會覆蓋介電層118並填滿閘極結構106之間的空間。此外，由於在周邊區100b中閘極結構108與其周圍的元件之間的間距較大，因此介電材料層124會共形地形成於周邊區100b中的基底100上。

然後，請參照圖1H，於周邊區100b中的基底100上形成罩幕層126。罩幕層126例如為光阻層。接著，以罩幕層126為蝕刻罩幕，進行等向性蝕刻製程，移除記憶體區100a中的介電材料層124。由於記憶體區100a中的基底100上已共形地形成有介電材料層118（氮化物層），因此可避免閘極結構106與介電結構116在上述等向性蝕刻製程中受損。此外，由於周邊區100b中的基底100上形成有罩幕層126，因此周邊區100b中的介電材料層124不會受到蝕刻的影響而導致厚度減小，因而有利於後續製程的進行。

之後，請參照圖1I，以罩幕層126為蝕刻罩幕，進行非等向性蝕刻製程，移除部分介電材料層118，以暴露出基底100的表面，並同時於閘極結構106及介電結構116的側壁上形成間隙壁128。之後，請參照圖1J，移除罩幕層126，即完成本發明的半導體結構的製造。之後，可再進行本領域技術人員所熟知的製程，例如形成層間介電層、形成接觸窗、形成電容器等步驟。

在本發明的半導體結構的製造過程中，記憶體區100a與周邊區100b中的元件的形成步驟可整合在一起，且由此所形成的相鄰的閘極結構106之間可暴露出較大面積的基底表面，因此有利於後續所形成的接觸窗與基底100的連接。此外，在本發明中，間隙壁128覆蓋了介電結構116的側壁，因此可避免介電結構116在後續製程中受損。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基底

100a‧‧‧記憶體區

100b‧‧‧周邊區

102、104、110‧‧‧介電層

104a‧‧‧閘介電層

106、108‧‧‧閘極結構

106a‧‧‧氮化物層

106b、108a‧‧‧導電層

106c、108b、112、120、126‧‧‧罩幕層

114、122、128‧‧‧間隙壁

116‧‧‧介電結構

118、124‧‧‧介電材料層

圖1A至圖1J為依照本發明實施例所繪示的半導體結構的製造流程剖面示意圖。

Claims (7)

1. 一種半導體結構的製造方法，包括：提供基底，所述基底具有記憶體區與周邊區，其中所述記憶體區中的所述基底上具有第一介電層，且所述周邊區中的所述基底上具有第二介電層；於所述第一介電層上形成多個第一閘極結構以及於所述第二介電層上形成至少一第二閘極結構；於所述基底上形成第三介電層，所述第三介電層覆蓋所述基底、所述第一介電層、所述第一閘極結構、所述第二介電層與所述第二閘極結構；移除所述第一閘極結構兩側的所述基底上的所述第一介電層與所述第三介電層；移除剩餘的所述第三介電層與部分所述第一介電層；形成第四介電層，以覆蓋所述第二閘極結構的側壁、所述記憶體區中的基底、所述第一介電層以及所述第一閘極結構；形成第五介電層，以覆蓋所述周邊區的所述基底與所述第二閘極結構；以及移除所述記憶體區中的所述基底上的所述第四介電層。
2. 如申請專利範圍第1項所述的半導體結構的製造方法，其中所述第一介電層、所述第二介電層、所述第三介電層與所述第五介電層各自包括氧化物層。
3. 如申請專利範圍第1項所述的半導體結構的製造方法， 其中所述第四介電層包括氮化物層。
4. 如申請專利範圍第1項所述的半導體結構的製造方法，其中在形成所述第三介電層之後以及在移除所述記憶體區中的所述基底上的所述第一介電層與所述第三介電層之前更包括於所述周邊區的所述基底上形成罩幕層，移除所述記憶體區中的所述基底上的所述第一介電層與所述第三介電層的方法包括進行非等向性蝕刻製程，且在移除所述記憶體區中的所述基底上的所述第一介電層與所述第三介電層之後以及在移除剩餘的所述第三介電層與部分所述第一介電層之前更包括移除所述罩幕層。
5. 如申請專利範圍第4項所述的半導體結構的製造方法，其中移除剩餘的所述第三介電層與部分所述第一介電層的方法包括進行等向性蝕刻製程。
6. 如申請專利範圍第1項所述的半導體結構的製造方法，其中形成所述第四介電層的方法包括：於所述基底上共形地形成介電材料層；於所述記憶體區中的所述基底上形成罩幕層；進行非等向性蝕刻製程，移除部分所述介電材料層；以及移除所述罩幕層。
7. 如申請專利範圍第1項所述的半導體結構的製造方法，其中形成所述第五介電層的方法包括：於所述基底上形成介電材料層，其中所述第介電材料層覆蓋所述記憶體區中的所述第四介電層並填滿所述第一閘極結構之間 的空間以及共形地形成於所述周邊區中的所述基底上；於所述周邊區中的所述基底上形成罩幕層；以及進行等向性蝕刻製程，移除所述記憶體區中的所述介電材料層，且其中移除所述記憶體區中的所述基底上的所述第四介電層的方法包括：進行非等向性蝕刻製程，移除部分所述第四介電層；以及移除所述罩幕層。