JP2016048773A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】メモリセルアレイ領域と周辺回路領域の間の境界領域における段差を減らすことのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板と、スタック層とを含む。基板は、第１領域と、第２領域と、第３領域とを含む。第３領域は、第１領域と第２領域の間に配置される。第１領域の基板の上面は、第２領域の基板の上面よりも低く、第３領域の基板は、第１段差を有する。スタック層は、第１領域および第３領域の基板の上に配置される。第１領域のスタック層の上面と第２領域の基板の上面は、実質的に同一平面上にある。
【選択図】図２Ｅ
【解決手段】半導体装置は、基板と、スタック層とを含む。基板は、第１領域と、第２領域と、第３領域とを含む。第３領域は、第１領域と第２領域の間に配置される。第１領域の基板の上面は、第２領域の基板の上面よりも低く、第３領域の基板は、第１段差を有する。スタック層は、第１領域および第３領域の基板の上に配置される。第１領域のスタック層の上面と第２領域の基板の上面は、実質的に同一平面上にある。
【選択図】図２Ｅ
Description
本発明は、電子装置およびその製造方法に関するものであり、特に、半導体装置およびその製造方法に関するものである。
科学技術の発展とともに、メモリセルアレイ領域と周辺回路領域の素子を同じチップ上に統合することによって、コストを削減し、プロセスを簡易化し、チップ面積を縮小する傾向になってきている。しかしながら、メモリセルアレイ領域と周辺回路領域の間の境界（boundary）領域には大きな段差（step height）があり、後続のプロセスをより複雑にしている。
図１は、従来の半導体装置を示す断面概略図である。図１を参照すると、例えば、従来の半導体装置は、基板１０の表面のスタック層１２の高さを減らすために、メモリセルアレイ領域１１０の基板１０の一部を除去して、その中にスタック層１２を充填する。しかしながら、このような方法は、メモリセルアレイ領域１１０と周辺回路領域１２０の間の境界領域１３０に大きな段差を作る結果となる。段差の問題を解決するためには、メモリセルアレイ領域１１０と周辺回路領域１２０の間の境界領域１３０を比較的長く（約３μｍ）保つ必要がある。そして、フォトリソグラフィ、エッチング、膜蒸着、平坦化（例えば、化学的機械的研磨（chemical mechanical polishing, CMP）プロセス）等の一連の複雑なプロセスを行った後、境界領域１３０に大きくて深い溝１８を形成する。また、これらのプロセスの間、溝１８にシリコン窒化層１４およびシリコン酸化層１６を充填する。しかしながら、シリコン窒化層１４およびシリコン酸化層１６は、エッチング速度が異なるため、ウェットエッチングプロセスでシリコン窒化層１４およびシリコン酸化層１６の余分な部分を除去した後、通常、シリコン窒化層１４の両側に凹部２０が生成され、シリコン酸化層１６の上面がメモリセルアレイ領域１１０および周辺回路領域１２０の上面よりもわずかに高くなる。境界の平坦化プロセスは、製造過程において複雑な工程を必要とするため、コストが高くなる。また、従来の方法では高低差が残るため、後続のプロセスの複雑さが増し、製品信頼性を下げることになる。
そのため、メモリセルアレイ領域と周辺回路領域の間の境界領域を処理するプロセスを簡易化し、且つこれらの領域間の段差を最小化することによって、後続のプロセスの複雑さを減らし、チップ面積を増やすと同時に、コストを下げることが、重要な課題となっている。
本発明は、メモリセルアレイ領域と周辺回路領域の間の境界領域における段差を減らすことのできる半導体装置およびその製造方法を提供する。
本発明は、製造プロセスを簡易化し、同時にチップ面積を増やすことのできる半導体装置およびその製造方法を提供する。
本発明は、半導体装置の製造方法を提供し、この方法は、基板を提供することを含む。基板は、第１領域と、第２領域と、第３領域とを含む。第１領域の基板の上面は、第２領域の基板の上面よりも低く、第３領域の基板は、第１段差を有する。第３領域は、第１領域と第２領域の間に配置される。基板の上にスタック層をコンフォーマルに（conformally）形成する。第３領域のスタック層は、第２段差を有する。スタック層の上に流動性材料層を形成する。流動性材料層に対して第１エッチングプロセスを行い、流動性材料層の一部を除去する。第１領域の流動性材料層をマスクとして使用して、第２領域および第３領域のスタック層に対して第２エッチングプロセスを行い、第２領域の基板の上面を露出する。流動性材料層を除去する。
本発明の１つの実施形態によれば、基板の上にスタック層をコンフォーマルに形成するステップにおいて、第１領域のスタック層の上面と第２領域の基板の上面は、実質的に同一平面上にある。
本発明の１つの実施形態によれば、流動性材料層を除去するステップの後、第３領域のスタック層の上面は、第２領域の基板の上面と実質的に等しいか、それよりも低い。
本発明の１つの実施形態によれば、流動性材料層の材料は、有機材料、無機材料、または有機‐無機複合材料を含む。
本発明の１つの実施形態によれば、流動性材料層の材料は、有機材料を含む。流動性材料層の有機材料は、フォトレジスト（photoresist, PR）、有機下層（organic under layer, ODL）、下層反射防止コーティング（bottom anti-reflection coating, BARC）、または塗布ガラス（spin-on glass, SOG）を含む。
本発明の１つの実施形態によれば、流動性材料層は、単層構造、二層構造、または多層構造を含む。
本発明の１つの実施形態によれば、流動性材料層は、二層構造を含む。二層構造は、第１材料層と、第２材料層とを含む。第１材料層および第２材料層は、同じ材料の層である。
本発明の１つの実施形態によれば、流動性材料層は、二層構造を含む。二層構造は、第１材料層と、第２材料層とを含む。第１材料層および第２材料層は、異なる材料の層である。
本発明の１つの実施形態によれば、スタック層は、複数の誘電体層と、複数の導電層とを含む。誘電体層と導電層は、互いに積み重ねられる。誘電体層に対する第２エッチングプロセスのエッチング速度は、導電層に対するエッチング速度と等しい。
本発明の１つの実施形態によれば、流動性材料層に対して第１エッチングプロセスを行った後、第２領域のスタック層が露出する。
本発明の１つの実施形態によれば、流動性材料層に対して第１エッチングプロセスを行った後、第１領域に残った流動性材料層の厚さは、第２領域に残った流動性材料層の厚さよりも大きく、且つ第２段差よりも大きい。
本発明の１つの実施形態によれば、流動性材料層に対して第１エッチングプロセスを行った後、第１領域に残った流動性材料層の厚さは、第２領域に残った流動性材料層の厚さよりも大きく、且つ第２段差よりも小さい。
本発明の１つの実施形態によれば、基板を形成するステップは、基板に対して第１パターニングプロセスを行うことと、第１領域および第３領域の基板を除去することを含み、第１領域の基板の上面は、第２領域の基板の上面よりも低い。
本発明の１つの実施形態によれば、第１領域の流動性材料層を除去した後、第１領域のスタック層に対して第２パターニングプロセスを行い、第１領域のスタック層の一部を除去して、第１領域のスタック層に複数の溝を形成する。各溝の中に、電荷蓄積層と対応する導電性ピラーを順番に形成する。電荷蓄積層は、導電性ピラーとスタック層の間に配置される。
本発明は、基板と、スタック層とを含む半導体装置を提供する。基板は、第１領域と、第２領域と、第３領域とを含む。第３領域は、第１領域と第２領域の間に配置される。第１領域の基板の上面は、第２領域の基板の上面よりも低くなるので、第３領域の基板は、第１段差を有する。スタック層は、第１領域および第３領域の基板の上に配置される。第１領域のスタック層の上面と第２領域の基板の上面は、実質的に同一平面上にある。
本発明の１つの実施形態によれば、第３領域のスタック層の上面は、第２領域の基板の上面と実質的に等しいか、それよりも低い。
本発明の１つの実施形態によれば、スタック層は、複数の誘電体層と、複数の導電層とを含む。誘電体層と導電層は、互いに積み重ねられる。
本発明の１つの実施形態によれば、半導体装置は、さらに、複数の導電性ピラーと、複数の電荷蓄積層とを含む。導電性ピラーは、第１領域のスタック層の中に配置される。電荷蓄積層は、導電性ピラーとスタック層の間に配置される。
本発明の１つの実施形態によれば、第１領域は、メモリセルアレイ領域であり、第２領域は、周辺回路領域である。
本発明の１つの実施形態によれば、第３領域の幅は、４０ｎｍ〜１４０ｎｍである。
以上のように、本発明の実施形態は、流動性材料層を使用して、第１領域のスタック層を覆い、第３領域のスタック層を部分的に覆うため、第１領域および第３領域の流動性材料層の上面が第２領域のスタック層の上面とほぼ等しい。そして、第１領域の流動性材料層をマスクとして使用して、第２領域および第３領域のスタック層に対してエッチングプロセスを行い、第２領域の基板の上面を露出する。第１領域および第３領域のスタック層の上面は、第２領域の基板の上面とほぼ等しい。したがって、メモリセルアレイ領域（例えば、第１領域）と周辺回路領域（例えば、第２領域）の間の境界領域（例えば、第３領域）の段差を減らし、それによって、後続のプロセスの複雑さを簡易化し、製造コストを下げることができる。
本発明の上記および他の特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
以下、添付の図面を例として、本発明の実施形態を詳細に説明する。各図面および関連説明において、同一または類似する構成要素には、同一の参照番号を使用する。
図２Ａ〜Ｇは、本発明の１つの実施形態に係る半導体装置の製造方法を示す断面概略図である。
図２Ａを参照すると、まず、基板１００を提供する。基板１００は、第１領域１１０と、第２領域１２０と、第３領域１３０とを含む。第３領域１３０は、第１領域１１０と第２領域１２０の間に配置される。第１領域１１０の基板１００の上面は、第２領域１２０の基板１００の上面よりも低く、第３領域１３０の基板１００は、第１段差Ｈ１を有する。本発明の１つの実施形態において、第１段差Ｈ１は、４０ｎｍ〜１４０ｎｍである。１つの実施形態において、第１領域１１０は、メモリセルアレイ領域であり、第２領域１２０は、周辺回路領域であり、第３領域１３０は、メモリセルアレイ領域と周辺回路領域の間の境界領域である。１つの実施形態において、第３領域１３０の幅は、４０ｎｍ〜１４０ｎｍであり、従来技術の３μｍの距離よりも大幅に短い。
１つの実施形態において、フォトリソグラフィおよびエッチングプロセスを使用して、基板１００の基板材料に対して第１パターニングプロセスを行い、第１領域１１０および第３領域１３０に対応する基板材料の一部を除去する。別の実施形態において、第２領域１２０に対応する基板１００の基板材料の上にシリコン含有材料層（図示せず）を形成して、第２領域１２０のシリコン含有材料層の上面を第１領域１１０の基板材料の上面よりも高くしてもよい。基板材料は、例えば、半導体基板、半導体化合物基板、または絶縁体上半導体（semiconductor over insulator, SOI）基板であってもよい。半導体は、例えば、シリコンまたはゲルマニウム等のＩＶＡ族の原子である。半導体化合物は、例えば、炭化ケイ素またはゲルマニウムシリサイド等のＩＶＡ族の原子で形成された半導体化合物、または、例えば、ガリウムヒ素等のＩＩＩＡ族およびＶＡ族の原子で形成された半導体化合物である。
そして、基板１００の上にスタック層１０２をコンフォーマルに形成して、第１領域１１０のスタック層１０２の上面と第２領域１２０の基板１００の上面を実質的に同一平面上にする。つまり、スタック層１０２の厚さは、第１段差Ｈ１とほぼ等しい。スタック層１０２が基板１００をコンフォーマルに覆うため、第１領域１１０のスタック層１０２の上面は、第２領域１２０のスタック層１０２の上面よりも低く、第３領域１３０のスタック層１０２は、第２段差Ｈ２を有する。１つの実施形態において、スタック層１０２は、例えば、単層または多層複合層であってもよい。スタック層１０２が多層複合層である時、例えば、部分的スタック層２００の拡大図を図３に示す。スタック層１０２は、複数の誘電体層１０１ａと、複数の導電層１０１ｂとを含む。誘電体層１０１ａと導電層１０１ｂは、互いに積み重ねられる。１つの実施形態において、導電層１０１ｂの層の数は、８、１６、３２、またはそれ以上であってもよい。同様にして、各誘電体層１０１ａは、２つの隣接する導電層１０１ｂの間に配置されるため、誘電体層１０１ａの層の数も、８、１６、３２、またはそれ以上であってもよい。１つの実施形態において、誘電体層１０１ａの材料は、酸化シリコン、窒化シリコン、またはその組み合わせを含んでもよく、誘電体層１０１ａの形成方法は、化学蒸着法（chemical vapor deposition, CVD）であってもよい。導電層１０１ｂの材料は、ドープされたポリシリコン、ドープされていないポリシリコン、またはその組み合わせであってもよく、導電層１０１ｂの形成方法は、化学蒸着法であってもよい。本発明の１つの実施形態において、第２段差Ｈ２は、４０ｎｍ〜１４０ｎｍであってもよい。
図２Ｂを参照すると、第１領域１１０、第２領域１２０、および第３領域１３０のスタック層１０２の上に、流動性材料層１０４を形成する。本発明の１つの実施形態において、流動性材料層１０４の材料は、有機材料、無機材料、または有機‐無機複合材料を含む。流動性材料層１０４の材料が有機材料である時、有機材料は、フォトレジスト（ＰＲ）、有機下層（ＯＤＬ）、下層反射防止コーティング（ＢＡＲＣ）、塗布ガラス（ＳＯＧ）、またはその組み合わせを含む。流動性材料層１０４の形成方法は、例えば、スピンコーティング法、高密度プラズマ化学気相蒸着（high density plasma chemical vapor deposition, HDPCVD）法、または高性能高アスペクト比 プロセス（enhanced high aspect ratio process, eHARP）であってもよい。流動性材料層１０４は、単層構造、二層構造、または多層構造であってもよい。
図４に示すように、本発明の第１実施形態において、流動性材料層１０４は、例えば、単層構造である。流動性材料層１０４の材料は、フォトレジスト（ＰＲ）、有機下層（ＯＤＬ）、下層反射防止コーティング（ＢＡＲＣ）、または塗布ガラス（ＳＯＧ）を含んでもよい。しかしながら、本実施形態の流動性材料層１０４の材料は、流動性材料層１０４がスタック層１０２の上面を覆い、且つ流動性材料層１０４の厚さＴ１が第２段差Ｈ２よりも大きくさえあれば、これに限定されない。
図５〜図７を参照すると、流動性材料層１０４は、例えば、二層構造である。図５を参照すると、本発明の第２実施形態において、流動性材料層１０４の上面は、平面であり、流動性材料層１０４は、順番に、材料層１０３ａおよび材料層１０３ｂを含む。材料層１０３ａおよび１０３ｂは、例えば、同じ材料で形成される。材料層１０３ｂは、平面を有する。材料層１０３ａおよび１０３ｂは、例えば、いずれも有機下層（ＯＤＬ）である。しかしながら、本発明の実施形態の材料層１０３ａおよび１０３ｂの材料は、材料層１０３ａおよび１０３ｂの厚さＴ２の合計が第２段差Ｈ２よりも大きくさえあれば、これに限定されない。
図６を参照すると、本発明の第３実施形態において、流動性材料層１０４の上面は、平面であり、流動性材料層１０４は、順番に、材料層１０３ｃおよび材料層１０３ｄを含む。材料層１０３ｃおよび１０３ｄは、例えば、異なる材料で形成される。材料層１０３ｃは、例えば、有機下層（ＯＤＬ）であってもよく、材料層１０３ｄは、例えば、フォトレジスト（ＰＲ）であってもよい。材料層１０３ｄは、平面を有する。しかしながら、本発明の実施形態の材料層１０３ｃおよび１０３ｄの材料は、材料層１０３ｃおよび１０３ｄの厚さＴ３の合計が第２段差Ｈ２よりも大きくさえあれば、これに限定されない。
さらに、図７を参照すると、本発明の第４実施形態において、流動性材料層１０４は、例えば、二層または多層構造であってもよい。また、流動性材料層１０４の上面は、平坦ではなく、流動性材料層１０４の上面の段差Ｈ３は、段差Ｈ２よりも小さい。例えば、スタック層１０２の上に、部分的にコンフォーマルな方式で、単層または多層の材料層１０３ｅを形成してもよい。そして、単層または多層の材料層１０３ｅの上に、材料層１０３ｆを形成する。材料層１０３ｆの表面は、平坦ではなく、段差Ｈ３を有する。材料層１０３ｅは、例えば、窒化シリコン（ＳｉＮ）、酸化シリコン、酸窒化シリコン、炭素層、または炭化ケイ素で形成されてもよく、材料層１０３ｅの形成方法は、化学蒸着法であってもよい。材料層１０３ｆは、例えば、有機下層（ＯＤＬ）であってもよく、材料層１０３ｆの形成方法は、スピンコーティング法であってもよい。しかしながら、本発明の実施形態の材料層１０３ｅおよび１０３ｆは、材料層１０３ｅおよび１０３ｆがスタック層１０２の上面を覆い、且つ材料層１０３ｅおよび１０３ｆの厚さＴ４の合計が第２段差Ｈ２よりも大きくさえあれば、これに限定されない。
図２Ｃおよび図８および図９を参照すると、スタック層１０２の上面をエッチングストップ（etching stop）層として使用して第１エッチングプロセスを行い、流動性材料層１０４の一部を除去して、流動性材料層１０４ａ、１０４ｂ、または１０４ｃを保留する。第１エッチングプロセスは、例えば、エッチングバック（etching back）プロセスであってもよい。１つの実施形態において、図２Ｃを参照すると、第１エッチングプロセスを行った後、残った流動性材料層１０４ａは、第１領域１１０のスタック層１０２および第３領域１３０のスタック層１０２の一部を覆い、第２領域１２０および第３領域１３０のスタック層１０２の上面を露出する。また、第１領域１１０の流動性材料層１０４ａの厚さＴ５は、第２段差Ｈ２と実質的に等しい。つまり、流動性材料層１０４ａの上面は、第２領域１２０および第３領域１３０のスタック層１０２の上面と実質的に等しい。
本発明の別の実施形態において、図８に示すように、第１エッチングプロセスを行った後、残った流動性材料層１０４ｂは、第１領域１１０、第２領域１２０および第３領域１３０のスタック層１０２を覆う。第１領域１１０の流動性材料層１０４ｂの厚さＴ６は、第２領域１２０の流動性材料層１０４ｂの厚さｔ１よりも大きい。また、厚さＴ６は、第２段差Ｈ２よりも実質的に大きい。
本発明のさらに別の実施形態において、図９に示すように、第１エッチングプロセスを行った後、残った流動性材料層１０４ｃは、第１領域１１０、第２領域１２０および第３領域１３０のスタック層１０２を覆う。第１領域１１０の流動性材料層１０４ｃの厚さＴ７は、第２領域１２０の流動性材料層１０４ｃの厚さｔ２よりも大きく、厚さＴ７は、第２段差Ｈ２よりも小さい。
図２Ｄを参照すると、第２エッチングプロセスを行って、第２領域１２０の基板１００の上面を露出する。１つの実施形態において、第２エッチングプロセスは、例えば、異方性エッチングプロセスであってもよい。流動性材料層１０４ａ、１０４ｂおよび１０４ｃに対して低い、または極めて低いエッチング速度を有するが、スタック層１０２ａに対して高いエッチング速度を有するエッチング剤を選択することによって、流動性材料層１０４ａ、１０４ｂおよび１０４ｃを直接マスクとして使用し、流動性材料層１０４ａが覆っていない、または流動性材料層１０４ｂ／１０４ｃが比較的薄い第２領域１２０にセルフアライン（self-align）して、第３領域１３０のスタック層１０２を部分的に除去することで、フォトリソグラフィプロセスを使用せずに、エッチング領域を定義してもよい。それにより、フォトリソグラフィプロセスで生じるミスアライメント（misalignment）を防ぐことができる。
第２エッチングプロセスを行った後、第３領域１３０のスタック層１０２ａの上面が露出して、第３領域１３０のスタック層１０２ａの上面は、第２領域１２０の基板１００の上面とほぼ等しくなる。１つの実施形態において、第２エッチングプロセスを行った後、一部の流動性材料１０４ｄは、依然として第１領域１１０の基板１００に残る。別の実施形態において、第２エッチングプロセスを行った後、第１領域１１０の基板１００の流動性材料１０４ａは、完全に除去される。
また、図２Ｃおよび図３を再度参照すると、１つの実施形態において、誘電体層１０１ａに対する第２エッチングプロセスのエッチング速度は、導電層１０１ｂに対するエッチング速度とほぼ等しい。このようにして、第２エッチングプロセスの後、第３領域１３０のスタック層１０２ａの上面の大部分は、粗い面ではなく、実質的に平滑な面になる。しかしながら、第２エッチングプロセスを行う時、第３領域１３０のスタック層１０２ａにおいて凹部が形成される可能性もあるが、凹部があっても問題はない。
また、第２エッチングプロセスのエッチング条件（etch recipe）は、流動性材料層１０４の厚さＴおよび第２段差Ｈ２に基づいて調整してもよい。例えば、図２Ｃに示すように、スタック層１０２の上に流動性材料層１０４ａを形成した後、第１領域１１０の流動性材料層１０４ａの厚さＴ５が第２段差Ｈ２と等しい時、または、図８に示すように、第１領域１１０の流動性材料層１０４ｂの厚さＴ６が第２段差Ｈ２よりも大きい時、流動性材料層１０４ａまたは１０４ｂに対する第２エッチングプロセスのエッチング速度は、スタック層１０２に対するエッチング速度よりも低いか、それに等しい。しかしながら、図９に示すように、第１領域１１０の流動性材料層１０４ｃの厚さＴ７が第２段差Ｈ２よりも小さい時、第２エッチングプロセスにおける流動性材料層１０４ｃとスタック層１０２の間のエッチング速度の最小限に必要な速度は、（Ｔ７−ｔ２）：Ｈ２である。つまり、第２エッチングプロセスを行う時、流動性材料層１０４ｃに対するエッチング剤のエッチング速度は、スタック層１０２に対するエッチング速度よりも大幅に低くなければならない。このように、第２エッチングプロセスを行う時、第１領域１１０の流動性材料層１０４ｃの厚さは既に十分に厚く、下にあるスタック層１０２を損傷から保護することができる。
図２Ｄおよび図２Ｅを参照すると、ドライストリップ（dry strip）プロセスまたはウェットストリップ（wet strip）プロセスを行って流動性材料層１０４ｄを除去し、第１領域１１０のスタック層１０２ａの上面を露出する。流動性材料層１０４ｄを除去した後、第１領域１１０および第３領域１３０のスタック層１０２ａの上面は、第２領域１２０の基板１００の上面と実質的に等しい。本来第２段差Ｈ２を有する第３領域１３０において、第３領域１３０のスタック層１０２ａの上面の大部分も、従来技術のような粗い面ではなく、平滑面である。このように、本実施形態に係る半導体装置の製造方法は、後続のプロセスの複雑さを簡易化し、製品信頼度を上げることができる。
図２Ｆを参照すると、第１領域１１０の流動性材料層１０４ｄを除去した後、第１領域１１０のスタック層１０２ａに対して第２パターニングプロセスを行い、それによって、第１領域１１０のスタック層１０２ｂの中に複数の溝／孔１４０を形成する。第２パターニングプロセスは、第３領域１３０のスタック層１０２ｂを部分的に除去することができるため、第３領域１３０のスタック層１０２ｂの上面は、第２領域１２０の基板１００の上面と実質的に等しいか、それよりも低い。しかしながら、最終製品の製品信頼度という点から見ると、第３領域１３０のスタック層１０２ｂに凹部１０５があっても問題はない。１つの実施形態において、凹部１０５の深さは、１０ｎｍ未満である。また、もう１つの実施形態において、凹部１０５の深さは、１ｎｍ〜１０ｎｍである。
図２Ｇを参照すると、各溝／孔１４０の中に、電荷蓄積層１０６および対応する導電性ピラー１０８を順番に形成する。電荷蓄積層１０６は、導電性ピラー１０８とスタック層１０２ｂの間に配置される。具体的に説明すると、まず、各溝１４０の中に、電荷蓄積層１０６をコンフォーマルに形成する。そして、スタック層１０２ｂの上に、導電材料層（図示せず）を形成し、溝１４０に導電材料層を充填する。続いて、平坦化プロセスを行って、導電材料層の一部を除去し、スタック層１０２ｂの上面を露出する。１つの実施形態において、電荷蓄積層１０６は、例えば、酸化物‐窒化物‐酸化物（oxide-nitride-oxide, ONO）で形成された複合層であってもよい。複合層は、３層またはそれ以上の層を有してもよいが、本発明はこれに限定されない。複合層の形成方法は、例えば、化学蒸着法、熱酸化法であってもよい。導電性ピラー１０８の材料は、例えば、ドープされたポリシリコン、ドープされていないポリシリコン、またはその組み合わせであってもよく、導電性ピラー１０８の形成方法は、化学蒸着法であってもよい。
図２Ｅを再度参照すると、本発明の実施形態に係る半導体装置は、基板１００と、スタック層１０２ａとを含む。基板１００は、第１領域１１０と、第２領域１２０と、第３領域１３０とを含む。第３領域１３０は、第１領域１１０と第２領域１２０の間に配置される。第１領域１１０の基板１００の上面は、第２領域１２０の基板１００の上面よりも低く、第３領域１３０の基板１００は、第１段差Ｈ１を有する。スタック層１０２ａは、第１領域１１０および第３領域１３０の基板１００の上に配置される。スタック層１０２ａは、複数の誘電体層１０１ａと、複数の導電層１０１ｂとを含む。誘電体層１０１ａと導電層１０１ｂは、互いに積み重ねられる。第１領域１１０および第３領域のスタック層１０２ｂの上面と第２領域１２０の基板１００の上面は、実質的に同一平面上にある。
以上のように、本発明の実施形態において、メモリセルアレイ領域（例えば、第１領域）のスタック層を覆い、且つ境界領域（例えば、第３領域）のスタック層を部分的に覆う流動性材料層をマスクとして使用して、周辺回路領域（例えば、第２領域）および境界領域（例えば、第３領域）のスタック層をエッチングする。このようにして、メモリセルアレイ領域（例えば、第１領域）および境界領域（例えば、第３領域）のスタック層の上面は、第２領域の基板の上面とほぼ等しくなる。したがって、メモリセルアレイ領域（例えば、第１領域）と周辺回路領域（例えば、第２領域）の間の境界領域（例えば、第３領域）の段差が減り、それによって、後続のプロセスの複雑さを簡易化することができる。
また、本発明の実施形態において、流動性材料層の厚さおよび第２段差を利用して、エッチング条件を調整することもできるため、第２エッチングプロセスを行った後、メモリセルアレイ領域（例えば、第１領域）および境界領域（例えば、第３領域）のスタック層の上面は、周辺回路領域（例えば、第２領域）の基板の上面と等しくなり、メモリセルアレイ領域（例えば、第１領域）のスタック層の損傷を防止することができる。メモリセルアレイ領域（例えば、第１領域）および境界領域（例えば、第３領域）のスタック層の上面と周辺回路領域（例えば、第２領域）の基板の上面は、実質的に同一平面上にあるため、後続の製造プロセスのいくつかを省略することができ、その結果、製造コストを約３％減らすことができる。また、本発明の実施形態において、メモリセルアレイ領域と周辺回路領域の間の境界領域を減らすことによって、チップ面積を増やし、さらに、製造コストを下げることができる。
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
１０、１００ 基板
１０１ａ 誘電体層
１０１ｂ 導電層
１２、１０２、１０２ａ、１０２ｂ スタック層
１４ シリコン窒化層
１６ シリコン酸化層
１８ 溝
２０、１０５ 凹部
１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ、１０３ｅ、１０３ｆ 材料層
１０４、１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ 流動性材料層
１０６ 電荷蓄積層
１０８ 導電性ピラー
１１０ 第１領域
１２０ 第２領域
１３０ 第３領域
１４０ 溝／孔
２００ 部分的スタック層
Ｈ１、Ｈ２、Ｈ３ 段差
Ｔ、Ｔ１〜Ｔ７、ｔ１、ｔ２ 厚さ
１０１ａ 誘電体層
１０１ｂ 導電層
１２、１０２、１０２ａ、１０２ｂ スタック層
１４ シリコン窒化層
１６ シリコン酸化層
１８ 溝
２０、１０５ 凹部
１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ、１０３ｅ、１０３ｆ 材料層
１０４、１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ 流動性材料層
１０６ 電荷蓄積層
１０８ 導電性ピラー
１１０ 第１領域
１２０ 第２領域
１３０ 第３領域
１４０ 溝／孔
２００ 部分的スタック層
Ｈ１、Ｈ２、Ｈ３ 段差
Ｔ、Ｔ１〜Ｔ７、ｔ１、ｔ２ 厚さ
Claims (19)
- 第１領域、第２領域、および第３領域を含む基板を提供し、前記第１領域の前記基板の上面が、前記第２領域の前記基板の前記上面よりも低く、前記第３領域が、前記第１領域と前記第２領域の間に配置され、前記第３領域の前記基板が、第１段差を有することと、
前記基板の上にスタック層をコンフォーマルに形成し、前記第３領域の前記スタック層が、第２段差を有することと、
前記スタック層の上に流動性材料層を形成することと、
前記流動性材料層に対して第１エッチングプロセスを行い、前記流動性材料層の一部を除去することと、
前記第１領域の前記流動性材料層をマスクとして使用して、前記第２領域および前記第３領域の前記スタック層に対して第２エッチングプロセスを行い、前記第２領域の前記基板の前記上面を露出することと、
前記流動性材料層を除去することと
を含む半導体装置の製造方法。 - 前記基板の上に前記スタック層をコンフォーマルに形成する前記ステップにおいて、前記第１領域の前記スタック層の上面と前記第２領域の前記基板の前記上面が、実質的に同一平面上にある請求項１に記載の半導体装置の製造方法。
- 前記流動性材料層を除去する前記ステップの後、前記第３領域の前記スタック層の上面が、前記第２領域の前記基板の前記上面と実質的に等しいか、それよりも低い請求項１〜２のいずれか１項に記載の半導体装置の製造方法。
- 前記流動性材料層の材料が、有機材料、無機材料、または有機‐無機複合材料を含む請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
- 前記流動性材料層の材料が、有機材料を含み、前記有機材料が、フォトレジスト（ＰＲ）、有機下層（ＯＤＬ）、下層反射防止コーティング（ＢＡＲＣ）、塗布ガラス（ＳＯＧ）、またはその組み合わせを含む請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
- 前記流動性材料層が、単層構造、二層構造、または多層構造を含む請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
- 前記流動性材料層が、第１材料層および第２材料層を含む二層構造を含み、前記第１材料層および前記第２材料層が、同じ材料で形成された請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
- 前記流動性材料層が、第１材料層および第２材料層を含む二層構造を含み、前記第１材料層および前記第２材料層が、異なる材料で形成された請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
- 前記スタック層が、複数の誘電体層および複数の導電層を含み、前記誘電体層と前記導電層が互いに積み重ねられ、前記誘電体層に対する前記第２エッチングプロセスのエッチング速度が、前記導電層に対するエッチング速度と等しい請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
- 前記流動性材料層に対して前記第１エッチングプロセスを行った後、前記第２領域の前記スタック層が露出する請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
- 前記流動性材料層に対して前記第１エッチングプロセスを行った後、前記第１領域に残った前記流動性材料層の厚さが、前記第２領域に残った前記流動性材料層の厚さよりも大きく、且つ前記第２段差よりも大きい請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
- 前記流動性材料層に対して前記第１エッチングプロセスを行った後、前記第１領域に残った前記流動性材料層の厚さが、前記第２領域に残った前記流動性材料層の厚さよりも大きいが、前記第２段差よりも小さい請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
- 前記第１領域の前記スタック層に対して第２パターニングプロセスを行って、前記第１領域の前記スタック層の一部を除去し、前記第１領域の前記スタック層に複数の溝を形成することと、
前記各溝の中に、電荷蓄積層と対応する導電性ピラーを順番に形成することと
をさらに含み、前記電荷蓄積層が、前記導電性ピラーと前記スタック層の間に配置された請求項１〜１２のいずれか１項に記載の半導体装置の製造方法。 - 第１領域、第２領域、および第３領域を含み、前記第３領域が、前記第１領域と前記第２領域の間に配置され、前記第１領域の前記基板の上面が、前記第２領域の前記基板の前記上面よりも低く、前記第３領域の前記基板が、第１段差を有する基板と、
前記第１領域および前記第３領域の前記基板の上に配置され、前記第１領域の前記スタック層の上面と前記第２領域の前記基板の前記上面が、実質的に同一平面上にあるスタック層と
を含む半導体装置。 - 前記第３領域の前記スタック層の前記上面が、前記第２領域の前記基板の前記上面と実質的に等しいか、それよりも低い請求項１４に記載の半導体装置。
- 前記スタック層が、複数の誘電体層および複数の導電層を含み、前記誘電体層と前記導電層が互いに積み重ねられた請求項１４〜１５のいずれか１項に記載の半導体装置。
- 前記第１領域の前記スタック層の中に配置された複数の導電性ピラーと、
前記導電性ピラーと前記スタック層の間に配置された複数の電荷蓄積層と
をさらに含む請求項１４〜１６のいずれか１項に記載の半導体装置。 - 前記第１領域が、メモリセルアレイ領域であり、前記第２領域が、周辺回路領域である請求項１４〜１７のいずれか１項に記載の半導体装置。
- 前記第３領域の幅が、４０ｎｍ〜１４０ｎｍである請求項１４〜１８のいずれか１項に記載の半導体装置。
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| JP2010157557A (ja) * | 2008-12-26 | 2010-07-15 | Panasonic Corp | 不揮発性半導体記憶装置の製造方法 |
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