CN110391241B - 存储器装置及其制造方法 - Google Patents

Abstract

本发明提出了一种存储器装置及其制造方法。存储器装置包括基板、多个第一栅极结构、第一介电层、第二介电层、第三介电层及接触插塞。这些第一栅极结构形成于阵列区的基板上。第一介电层形成于第一栅极结构的顶表面及侧壁上。第二介电层形成于第一介电层上且与第一介电层直接接触。第二介电层与第一介电层为相同材料。第三介电层形成于第一栅极结构之间，且定义出暴露出基板的多个接触孔。接触插塞填入上述接触孔中。

Description

存储器装置及其制造方法

技术领域

本发明有关于一种存储器装置，且特别有关于一种非挥发性存储器装置及其制造方法。

背景技术

随着可携式电子产品日渐普及，对于存储器装置的需求也与日俱增。所有可携式电子产品(例如，数字相机、笔记本电脑、移动电话等)皆需要小型化且可靠的存储器装置，以利于数据的储存及传输。

在非挥发性存储器中，依据存储器内的数据能否在使用电脑时随时改写，可分为二大类产品，分别为只读存储器(read-only memory,ROM)与快闪存储器。其中快闪存储器因成本较低，而逐渐成为非挥发性存储器的主流技术。

随着电子产品日渐小型化的趋势，对于非挥发性存储器装置亦有逐渐小型化的需求。且，现有的非挥发性存储器装置的可靠度与良品率问题在小型化的设计中将变得更严重。举例而言，在小型化的非挥发性存储器装置中，栅极结构之间的距离很小，使得栅极结构之间的自对准沟槽具有高深宽比。于一种已知的非挥发性存储器装置中，形成自对准沟槽的步骤包括通过一般的沉积制程(例如，化学气相沉积制程或物理气相沉积制程)形成硬质的材料(例如，多晶硅)于栅极结构之间，接着图案化多晶硅以在栅极结构上方定义出凹陷区，再以介电材料填满凹陷区，最后移除多晶硅以形成自对准沟槽。然而，由于多晶硅难以被良好地填充于栅极结构之间，造成多晶硅中容易存在细缝(seam)，如此于后续移除多晶硅的步骤中将难以将细缝以下的多晶硅完整地移除。进一步地，于后续移除栅极结构之间的材料以露出基板的步骤中，残留的多晶硅将导致多晶硅以下的材料(例如介电层)难以被移除。由于接触插塞或隔离结构将形成于栅极结构之间，这些残留的材料将导致接触插塞的电阻值增加或导致隔离结构的绝缘能力下降，甚至导致接触插塞无法电连接基板或导致局部短路，而不利于存储器装置的操作。再者，由于多晶硅中的细缝的位置与大小均无法控制，因而这些接触插塞之间或这些隔离结构之间容易存在无法控制的电阻值变异。如此一来，将会大幅降低存储器装置的良品率与可靠度。需注意的是，由细缝所引起的上述问题，在临界尺寸缩小时将更为严重。因此，对于改善逐渐小型化的非挥发性存储器装置的可靠度及良品率仍有所需求。

发明内容

本发明提供一种存储器装置及其制造方法，其可改善小型化存储器装置的良品率与可靠度。

本发明的一实施例揭示一种存储器装置，包括：基板；多个第一栅极结构，形成于基板上；第一介电层，形成于第一栅极结构的顶表面及侧壁上；第二介电层，形成于第一介电层上，其中第二介电层与第一介电层直接接触，且第二介电层与第一介电层为相同材料；第三介电层，形成于第一栅极结构之间，且定义出暴露出基板的多个接触孔；以及接触插塞，填入接触孔中。其中，存储器装置具有一阵列区及一周边区，这些第一栅极结构形成于阵列区中，在该阵列区中，位于该第一栅极结构上的该第二介电层的宽度小于位于该第一栅极结构上的该第一介电层的宽度。

本发明的另一实施例揭示一种存储器装置的制造方法，包括：提供基板；形成多个第一栅极结构于基板上；形成第一介电层覆盖于基板及这些第一栅极结构的顶表面及侧壁上，且第一介电层未填满这些第一栅极结构之间的沟槽；形成间隙填充介电结构于第一介电层上并填入沟槽中，上述间隙填充介电结构与第一介电层为不同材料，其中形成间隙填充介电结构的步骤包括平坦化步骤，使上述间隙填充介电结构的顶表面与第一介电层的顶表面共平面；形成第二介电层于第一介电层及间隙填充介电结构上，其中第二介电层与第一介电层直接接触，且第二介电层与第一介电层为相同材料；进行第一刻蚀制程，移除位于这些第一栅极结构之间的第二介电层及间隙填充介电结构；形成第三介电层于这些第一栅极结构之间，且定义出暴露出基板的多个接触孔；以及填入导电材料于接触孔中，以形成接触插塞。其中，存储器装置具有一阵列区及一周边区，这些第一栅极结构形成于阵列区中。

本发明实施例所提供的存储器装置及其制造方法的优点至少包括：通过第一介电层覆盖基板、第一栅极结构及第二栅极结构，在后续的刻蚀制程中，第一介电层可保护第一栅极结构及第二栅极结构不会受到损伤。使用可通过旋转涂布制程形成的间隙填充介电结构，可避免因细缝所造成的问题。如此一来，能够改善存储器装置的可靠度。通过厚度实质上均一的第二介电层，有助于后续第一刻蚀制程的均一性。使用氮化物形成第一介电层与第二介电层，并将第一介电层与第二介电层的总厚度控制在特定的范围内，能够明显改善存储器装置的可靠度。本发明实施例所提供的存储器装置的制造方法可在降低制程复杂度及生产成本的前提下，有效地改善存储器装置的良品率并降低临界尺寸。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1至图4、图5B、图5C、图6B、图7B、图7C、图8B、图8C、图9B、图10B及图10C为本发明一些实施例的存储器装置在制程的各个阶段的剖面示意图。

图5A、图6A、图7A、图8A、图9A及图10A为本发明一些实施例的存储器装置的阵列区在制程的各个阶段的上视示意图。

图11为本发明另一些实施例的存储器装置在制程的一个阶段的剖面示意图。

附图标号：

10～阵列区 135～自对准沟槽

20～周边区 136～保护衬层

100～记忆体装置 140～光阻材料

102～基板 142～三层结构

104～穿隧氧化物层 142a～底层材料

106～闸极材料层 142b～中间层材料

108～闸极导电体层 142c～光阻材料

110～第一闸极结构 145～第一开口

122a～第一介电材料 150～牺牲层

122b～第一介电材料 160～第三介电层

115～沟槽 165～接触孔

120～第二闸极结构 166～接触孔

122～第一介电层 170a～导电衬层

124～间隙填充介电结构 170b～导电插塞

1221～顶表面 T1～第一厚度

1222～侧表面 T2～第二厚度

1223～底表面 W1～第一宽度

1241～顶表面 W2～第二宽度

130～第二介电层

具体实施方式

为使本发明的上述和其他目的、特征、优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。然而，任何所属技术领域中相关技术人员将会了解本发明中各种特征结构仅用于说明，并未依照比例描绘。事实上，为了使说明更加清晰，可任意增减各种特征结构的相对尺寸比例。再者，在本文的不同范例中可能使用重复的参考符号及/或用字。这些重复符号或用字为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。

在此，“约”、“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”、“大约”的含义。

图1至图4、图5B、图5C、图6B、图7B、图7C、图8B、图8C、图9B、图10B及图10C为本发明一些实施例的存储器装置100在制程的各个阶段的剖面示意图。

请参照图1，存储器装置100包括一阵列区10以及相邻于阵列区10的一周边区20。在基板102上依序沉积穿隧氧化物层104、栅极材料层106、栅极导电体层108及第一介电材料122a。接着，将穿隧氧化物层104、栅极材料层106、栅极导电体层108及第一介电材料122a图案化，以形成多个沟槽115。如此一来，在阵列区10的基板102上形成多个第一栅极结构110，且在周边区20的基板102上形成多个第二栅极结构120。如图所示，各第一栅极结构110与第二栅极结构120包括图案化的穿隧氧化物层104、栅极材料层106及栅极导电体层108。第一栅极结构110与第二栅极结构120的顶表面覆盖有图案化的第一介电材料122a。

基板102的材料可包括硅、含硅半导体、绝缘层上覆硅(silicon on insulator,SOI)、其他合适的材料或上述材料的组合。在一些实施例中，基板102可为硅基板。在一些实施例中，可在基板102中形成其他的结构，例如，N型阱、P型阱、P/N接面或隔离结构。栅极材料层106可包括依序堆叠的浮动栅极层、介电层及控制栅极层。浮动栅极层与控制栅极层的材料可包括多晶硅。栅极导电体层108可将栅极材料层106电连接至其他元件。栅极导电体层108的材料可包括钨、铝、铜、金、银、钽、钛、其他合适的金属材料或上述的组合。

请参照图2，顺应性地形成第一介电材料122b于形成有图案化的穿隧氧化物层104、栅极材料层106、栅极导电体层108及第一介电材料122a的基板102上。如此一来，第一介电层122覆盖于第一栅极结构110与第二栅极结构120的顶表面、侧壁及基板102上。在本说明书中，将第一介电材料122a及122b合称为“第一介电层122”。在图2中，由于第一介电材料122a及122b为不同步骤中所形成的相同材料，因此用虚线描绘第一介电材料122a与122b的界面。为了简化图示，在图3到图11中，仅绘示单层的第一介电层122。第一介电层122的顶表面1221与第一栅极结构110(第二栅极结构120)的顶表面相对，侧表面1222与第一栅极结构110(第二栅极结构120)的侧壁相对，底表面1223与基板102相对。换言之，第一介电层122全面地覆盖基板102、第一栅极结构110及第二栅极结构120，且沟槽115并未被第一介电层122填满。再者，第一介电层122可具有合适的抗刻蚀性，藉此，在后续的刻蚀制程中，第一介电层122可保护第一栅极结构110及第二栅极结构120不会受到损伤。如此一来，将可改善存储器装置100的产品良品率。第一介电材料122a、122b可包括氮化物介电材料。在一些实施例中，第一介电材料122a、122b为氮化硅。在一些实施例中，第一介电材料122a、122b均非为氧化物。藉此，后续进行可移除氧化物的湿式刻蚀时，第一介电层122a、122b可避免穿隧氧化物层104被损伤，进而改善存储器装置100的产品良品率。

仍请参照图2，形成间隙填充介电材料于第一介电层122上并填入沟槽115中。之后，进行平坦化制程(例如，化学机械研磨制程)，以移除沟槽115以外的间隙填充介电材料，并形成多个间隙填充介电结构124。其中，各间隙填充介电结构124填满一对应的沟槽115，且间隙填充介电结构124的顶表面1241与第一介电层122的顶表面1221共平面。

由于第一栅极结构110之间的距离远小于第二栅极结构120之间的距离，若采用一般的沉积制程(例如，化学气相沉积制程或物理气相沉积制程)沉积间隙填充介电材料，因为负载效应(loading effect)的影响，往往难以将阵列区10与周边区20的沟槽115都填满。更具体而言，当间隙填充介电材料填满阵列区10的沟槽115时，此时尚未填满周边区20的沟槽115。在一些实施例中，通过旋转涂布制程形成间隙填充介电材料。在这样的实施例中，间隙填充介电材料能够完全填满这些沟槽115，而不容易产生细缝。因此，在平坦化制程之后，将容易使间隙填充介电结构124的顶表面1241与第一介电层122的顶表面1221共平面。藉此，提升存储器装置的可靠度。

举例而言，在一些实施例中，可使用旋转涂布制程将流动性较佳的间隙填充介电材料涂布于第一介电层122上并填入沟槽115中。之后，利用光能或热能，将此间隙填充介电材料固化。间隙填充介电材料可包括氧化物、流动性较佳的其他合适的介电材料或上述的组合。在一些实施例中，间隙填充介电材料为氧化硅。在一些实施例中，第一介电层122与间隙填充介电结构124为不同材料。如此一来，可有利于形成后续的自对准沟槽，此部分将于下文中详细讨论。

请参照图3，形成第二介电层130于第一介电层122的顶表面1221上，且第二介电层130与第一介电层122直接接触。于本实施例中，形成第二介电层130的方法详述如下。

首先，形成第二介电材料于间隙填充介电结构124与第一介电层122上。需注意的是，若省略上述形成间隙填充介电结构124的步骤，则沉积第二介电材料时将会发生前述负载效应所造成的问题。再者，由于第一介电层122的顶表面1221与间隙填充介电结构124的顶表面1241实质上为共平面，因此，第二介电材料的厚度容易被控制为实质上均一。藉此，有助于后续第一刻蚀制程的均一性。

接着，在阵列区10中进行第一刻蚀制程，以移除第二介电材料的一部分及位于第一栅极结构110之间的间隙填充介电结构124，藉此在两相邻的第一栅极结构110之间形成自对准沟槽135，且形成第二介电层130于第一介电层122的顶表面1221上。第二介电材料可包括氮化物介电材料。在一些实施例中，第二介电材料为氮化硅。在一些实施例中，第一介电层122与第二介电层130为相同材料。如此一来，可有利于形成后续的自对准沟槽135。在一些实施例中，第一介电层122的厚度可不小于30nm，藉以避免移除第二介电材料的过程中伤害到第一栅极结构110。

第一刻蚀制程可为干式刻蚀、湿式刻蚀或上述的组合。在一些实施例中，第一刻蚀制程中可包括两步骤的刻蚀制程。在第一步骤中，第一刻蚀制程对第二介电材料的刻蚀速率较高，因此可高效率地移除位于第一栅极结构110之间的间隙填充介电结构124上方的第二介电材料，以形成自对准沟槽135的上部分。接着，在第一刻蚀制程的第二步骤中，间隙填充介电结构124的刻蚀速率R1大于第一介电层122及第二介电层130的刻蚀速率R2。因此，第一刻蚀制程的第二步骤能够在保持第二介电层130及第一介电层122的前提下，而完全移除间隙填充介电结构124，以形成自对准沟槽135的下部分。

在一些实施例中，在第一刻蚀制程的第二步骤中，间隙填充介电结构124的刻蚀速率R1对第二介电层130的刻蚀速率R2的比率R1/R2为5-50。在另一些实施例中，在第二步骤中，间隙填充介电结构124的刻蚀速率R1对第二介电层130的刻蚀速率R2的比率R1/R2为10-30。

如图3所示，在一些实施例中，前述第一刻蚀制程并未在周边区20中进行，因此，在周边区20中第二介电层130是形成于间隙填充介电结构124与第一介电层122上。再者，经过第一刻蚀制程之后，在阵列区10中，间隙填充介电结构124只位于最靠近周边区20的第一栅极结构110上的第一介电层122的外侧侧壁上。在周边区20中，间隙填充介电结构124位于第二栅极结构120两侧的第一介电层122的侧壁上。

如图3所示，在阵列区10中，在进行第一刻蚀制程之后，位于第一栅极结构110上的第二介电层130的宽度小于位于第一栅极结构110上的第一介电层122的宽度。亦即，于阵列区10中，第一介电层122的顶表面1221的一部分未被第二介电层130覆盖。如此一来，自对准沟槽135上部分的宽度将大于自对准沟槽135下部分的宽度，藉此有利于形成后续的接触插塞，此部分将于下文中详细讨论。

请参照图4，顺应性地形成保护衬层136于第一介电层122及第二介电层130上。接着，形成光刻胶材料140于保护衬层136上并且填入自对准沟槽135中。

保护衬层136用以避免光刻胶材料140直接接触第一介电层122及第二介电层130。因此，能够避免光刻胶材料140中可能包括的酸成分对第一介电层122及第二介电层130造成伤害。在一些实施例中，保护衬层136可包括氧化物。可通过合适的沉积制程形成保护衬层136，例如，原子层沉积制程。

光刻胶材料140可通过旋转涂布填入自对准沟槽135中，且不会产生前述的细缝。因此，能够完全避免由细缝所引起的上述问题，进而大幅改善存储器装置100的良品率与可靠度。

图5A、图6A、图7A、图8A、图9A及图10A为本发明一些实施例的存储器装置100的阵列区10在制程的各个阶段的上视示意图。

图5B是沿着图5A的剖线BB’所绘制的剖面示意图，且图5C是沿着图5A的剖线CC’所绘制的剖面示意图。请同时参照图5A、图5B及图5C，将光刻胶材料140图案化，以形成多个第一开口145于第一栅极结构110之间，并移除周边区20上的光刻胶材料140。

图6B是沿着图6A的剖线CC’所绘制的剖面示意图。请同时参照图6A及图6B，接着，进行回刻蚀制程，以清除第一开口145中残留的光刻胶材料140，并露出位于第二介电层130的顶部上的保护衬层136，使光刻胶材料140的顶表面低于第二介电层130的顶表面上的保护衬层136的顶表面。

若第一开口145中残留有光刻胶材料140，将增加后续形成的接触插塞与基板之间的电阻值。更具体而言，当后续移除位于第一开口145底部的第一介电层122时，残留的光刻胶材料140会妨碍其下方的第一介电层122被移除。因而造成部分的第一介电层122残留于基板102的表面，并且降低接触插塞与基板102的接触面积。如此一来，将导致接触插塞与基板之间的接触阻抗增加，而不利于存储器装置100的操作。

图7B是沿着图7A的剖线BB’所绘制的剖面示意图，且图7C是沿着图7A的剖线CC’所绘制的剖面示意图。请同时参照图7A、图7B及图7C，形成牺牲层150于保护衬层136及光刻胶材料140上，并填入第一开口145中。接着，进行平坦化制程，以露出第二介电层130的顶表面。

如图7C所示，牺牲层150覆盖光刻胶材料140，并且与光刻胶材料140直接接触。若在高温下形成牺牲层150，则光刻胶材料140可能会因为高温而变质或改变形状。如此一来，将不利于后续形成第三介电层160。因此，为了避免光刻胶材料140变质或改变形状，可在低温下形成牺牲层150。牺牲层150为氧化物，且可通过低温原子层沉积制程形成。在一些实施例中，在温度为约50℃到约120℃的范围形成牺牲层150。在又一些实施例中，在温度为约70℃到约80℃的范围形成牺牲层150。

图8B与图8C分别是沿着图8A的剖线BB’与剖线CC’所绘制的剖面示意图。请同时参照图8A、图8B及图8C，进行回刻蚀制程，以移除部分的牺牲层150，并露出位于牺牲层150下方的光刻胶材料140(请参照图7C)。接着，选择性地移除光刻胶材料140及一部分的保护衬层136，以形成由相邻的第一栅极结构110与相邻的牺牲层150所定义的多个第二开口。接着，填入第三介电层160于第二开口中。接着，进行平坦化制程，以移除多余的第三介电层160，并暴露第二介电层130的顶表面及牺牲层150的顶表面。

第三介电层160可包括氮化物介电材料。在一些实施例中，第三介电层160为氮化硅。应注意的是，第一介电层122及第三介电层160可为不同的氮化物。在一些实施例中，第一介电层122、第二介电层130及第三介电层160皆为相同的氮化物，且通过相同的制程形成。如此一来，能够简化制程，并且能够降低生产时间与成本。在另一些实施例中，第一介电层122及第二介电层130为相同的氮化物，且第三介电层160为另一种不同的氮化物。如此一来，可视需要选择第三介电层160，能够增加制程的灵活性。

图9B是沿着图9A的剖线BB’所绘制的剖面示意图。请同时参照图9A及图9B，进行第二刻蚀制程，移除牺牲层150及保护衬层136的剩余部分，以形成多个接触孔165。每一个接触孔165由相邻的第一栅极结构110与相邻的第三介电层160所定义。在进行第二刻蚀制程之后，移除位于第一栅极结构110之间的基板102上的第一介电材料122b，并暴露出位于第一栅极结构110之间的基板102的顶表面，用以电连接至后续形成的接触插塞。

第二刻蚀制程可为干式刻蚀、湿式刻蚀或上述的组合。由于接触孔165具有高深宽比，相较于干式刻蚀，使用湿式刻蚀可更高效率地移除位于接触孔165中的牺牲层150。在一些实施例中，第二刻蚀制程为湿式刻蚀制程。

如同上文所述，若牺牲层150未被完全清除，则会增加基板102与后续形成的接触插塞之间的接触阻抗，而不利于存储器装置100的操作。在一些实施例中，为了避免接触阻抗增加，且避免伤害到其他的层，在第二刻蚀制程的期间，牺牲层150的刻蚀速率大于第一介电层122、第二介电层130与第三介电层160的刻蚀速率。在一些实施例中，在第二刻蚀制程的期间，牺牲层150的刻蚀速率R3对第一介电层122的刻蚀速率R4的比率R3/R4为50-1000。在另一些实施例中，在第二刻蚀制程的期间，牺牲层150的刻蚀速率R3对第一介电层122的刻蚀速率R4的比率R3/R4为100-700。在又一些实施例中，在第二刻蚀制程的期间，牺牲层150的刻蚀速率R3对第一介电层122的刻蚀速率R4的比率R3/R4为200-300。

再者，在一些实施例中，更包括在周边区20中形成接触孔166(标示于图10B)。例如，可对阵列区10覆盖罩幕层。之后，将周边区20的第一介电层122与第二介电层130图案化，以形成暴露出第二栅极结构120的接触孔166。

图10B是沿着图10A的剖线BB’所绘制的剖面示意图，且图10C是沿着图10A的剖线CC’所绘制的剖面示意图。请同时参照图10A、图10B及图10C，填入导电材料于接触孔165、166中，以形成接触插塞。更具体而言，可先顺应性地形成导电衬层170a于接触孔165、166中。接着，形成导电插塞170b于导电衬层170a上并填满接触孔165、166。之后，进行平坦化制程，以暴露出第二介电层130的顶表面及第三介电层160的顶表面。为了简化说明，在本文中将导电衬层170a及导电插塞170b合称为“接触插塞”。

导电衬层170a的功能在于增加导电材料(例如，导电插塞170b)与介电材料(例如，第一介电层122、第二介电层130与第三介电层160)之间的黏着性。导电衬层170a可包括钛、氮化钛、钽、氮化钽、其他合适的导电衬层材料或上述的组合。导电插塞170b的功能在于提供基板102中的元件或第二栅极结构120与外部电路的电连接。导电插塞170b可包括钨、铝、铜、金、银、其他合适的导电材料或上述的组合。

图11为本发明另一些实施例的存储器装置100在制程的一个阶段的剖面示意图。图11相似于图4，差别在于使用含光刻胶材料的多层结构142取代光刻胶材料140。多层结构142包括底层材料142a、中间层材料142b及光刻胶材料142c。更具体而言，在进行第一刻蚀制程形成自对准沟槽135(如图3所绘示)之后，填入底层材料142a于自对准沟槽135之中。接着，形成中间层材料142b于底层材料142a之上，并且形成光刻胶材料142c于中间层材料142b之上。底层材料142a、中间层材料142b及光刻胶材料142c可具有实质上平坦的顶表面。亦即，光刻胶材料142c可具有平坦的底表面。在形成多层结构142之后，可继续进行上述图5A到图10A的制程，在此不再详述。

在一些实施例中，底层材料142a可为底部抗反射涂层(bottom anti-reflectivecoating,BARC)材料。在一些实施例中，底层材料142a可为有机抗反射材料或无机抗反射材料(例如，碳氧化硅)。中间层材料142b可为富含硅的底部抗反射涂层(Si-rich BARC)材料。例如，中间层材料142b可为富含硅的氧化硅、富含硅的氮氧化硅或富含硅的碳氧化硅。光刻胶材料142c可相同于或相似于光刻胶材料140，在此不再详述。

相较于图4所绘示的实施例，因为不需要用于填充自对准沟槽135，光刻胶材料142c的厚度远小于光刻胶材料140的厚度，因此，可降低曝光能量及时间，以进一步改善生产效率。再者，相较于光刻胶材料140，底层材料142a具有更好的填洞能力，因此本实施例更适用于自对准沟槽135的深宽比更高的情况，从而有利于存储器装置的微型化。

此外，本发明的一些实施例提供一种存储器装置，请参照图10A至图10C，存储器装置100具有阵列区10及周边区20。存储器装置100可包括基板102、多个第一栅极结构110、第一介电层122、第二介电层130、第三介电层160及接触插塞。这些第一栅极结构110形成于阵列区10的基板102上。此外，存储器装置100可包括多个第二栅极结构120形成于周边区20的基板102上。

第一介电层122形成于第一栅极结构110与第二栅极结构120的顶表面、侧壁及基板102上。藉此，在后续的刻蚀制程中，第一介电层122可保护第一栅极结构110及第二栅极结构120不会受到损伤。

存储器装置100可包括间隙填充介电结构124。在阵列区10中，间隙填充介电结构124只位于最靠近周边区20的第一栅极结构110上的第一介电层122的外侧侧壁上，且间隙填充介电结构124的顶表面与第一介电层122的顶表面共平面。在周边区20中，间隙填充介电结构124位于第二栅极结构120两侧的第一介电层122的侧壁上。通过形成间隙填充介电结构124，能够避免上述负载效应所造成的问题。

第二介电层130形成于第一介电层122上，且与第一介电层122直接接触。此外，第二介电层130可延伸覆盖于间隙填充介电结构124上。

第三介电层160形成于相邻的第一栅极结构110之间。相邻的第一栅极结构110与相邻的第三介电层160定义暴露出基板102的接触孔165。此外，周边区20也可包括暴露出第二栅极结构120的接触孔166。接触插塞填入接触孔165、166中。接触插塞包括导电衬层170a及导电插塞170b。在阵列区10中，接触插塞的侧壁与第三介电层160直接接触。

第一介电层122与第二介电层130为相同材料，且第一介电层122与间隙填充介电结构124为不同材料。在一些实施中，第一介电层122与第二介电层130为氮化物，且间隙填充介电结构124由氧化物所构成。

如上所述，由于第一介电层122(及/或第二介电层130)与间隙填充介电结构124为不同材料，因此，可使第一刻蚀制程对间隙填充介电结构124与第一介电层122(及/或第二介电层130)具有高刻蚀选择性。如此一来，能够通过第一刻蚀制程完全移除位于第一介电层122之间的间隙填充介电结构124，而形成自对准沟槽135。藉此，有助于降低基板102与接触插塞之间的接触阻抗。

本案发明人发现，使用氮化物形成第一介电层122与第二介电层130，能够有助于改善存储器装置100的可靠度。更具体而言，本案发明人发现，若将第一介电层122与第二介电层130的总厚度控制在特定的范围内，能够明显改善存储器装置100的可靠度。

请参照图10B，在阵列区中10，第一介电层122具有从第一栅极结构110的顶表面起算的第一厚度T1，且第二介电层130具有从第一介电层122的顶表面起算的第二厚度T2。在一些实施例中，从第一栅极结构110的顶表面起算的第一介电层122与第二介电层130的总厚度(T1+T2)为50-150nm。在另一些实施例中，从第一栅极结构110的顶表面起算的第一介电层122与第二介电层130的总厚度(T1+T2)为60-120nm。在又一些实施例中，从第一栅极结构110的顶表面起算的第一介电层122与第二介电层130的总厚度(T1+T2)为70-90nm。

请参照图10B，在阵列区10中，位于第一栅极结构110上的第一介电层122具有第一宽度W1，且位于第一栅极结构110上的第二介电层130具有第二宽度W2。第二宽度W2小于第一宽度W1。换言之，自对准沟槽135上部分的宽度大于自对准沟槽135下部分的宽度，藉此可有利于导电插塞170b的填充，以降低接触插塞的电阻值。再者，对于相同的第一介电层122与第二介电层130的总厚度(T1+T2)而言，若第一厚度T1的占比太大，则无法有效地改善导电插塞170b的填充问题。另一方面，若第一厚度T1的占比太小，则无法有效地改善存储器装置100的可靠度。

因此，为了平衡可靠度与填充问题，可将第一介电层122的第一厚度T1对第二介电层130的第二厚度T2的比率(T1/T2)调整于特定的范围内。在一些实施例中，第一介电层122的第一厚度T1对第二介电层130的第二厚度T2的比率(T1/T2)为0.1-10.0。在又一些实施例中，第一介电层122的第一厚度T1对第二介电层130的第二厚度T2的比率(T1/T2)为0.5-3.0。

综上所述，本发明的一些实施例提供一种可改善良品率与可靠度的存储器装置。再者，本发明的一些实施例提供一种存储器装置的制造方法，可用以形成良品率与可靠度均获得改善的存储器装置。

更具体而言，本发明实施例所提供的存储器装置及其制造方法的优点至少包括：

(1)本发明的第一介电层覆盖基板、第一栅极结构及第二栅极结构，在后续的刻蚀制程中，第一介电层可保护第一栅极结构及第二栅极结构不会受到损伤。

(2)本发明使用可通过旋转涂布制程形成的间隙填充介电结构，可避免因细缝所造成的问题。如此一来，能够改善存储器装置的可靠度。

(3)本发明通过厚度实质上均一的第二介电层，有助于后续第一刻蚀制程的均一性。

(4)本发明使用氮化物形成第一介电层与第二介电层，并将第一介电层与第二介电层的总厚度控制在特定的范围内，能够明显改善存储器装置的可靠度。

(5)本发明实施例所提供的存储器装置的制造方法可在降低制程复杂度及生产成本的前提下，有效地改善存储器装置的良品率并降低临界尺寸。

虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (18)

1.一种存储器装置，其特征在于，包括：

一基板；

多个第一栅极结构，形成于该基板上；

一第一介电层，形成于该些第一栅极结构的顶表面及侧壁上；

一第二介电层，形成于该第一介电层上，其中该第二介电层与该第一介电层直接接触，且该第二介电层与该第一介电层为相同材料；

一第三介电层，形成于该些第一栅极结构之间，且定义出暴露出该基板的多个接触孔；以及

一接触插塞，填入该些接触孔中，

其中，该存储器装置具有一阵列区及一周边区，该些第一栅极结构形成于该阵列区中，在该阵列区中，位于该第一栅极结构上的该第二介电层的宽度小于位于该第一栅极结构上的该第一介电层的宽度。

2.如权利要求1所述的存储器装置，其特征在于，该第一介电层及该第三介电层为氮化物。

3.如权利要求1所述的存储器装置，其特征在于，该第一介电层、该第二介电层及该第三介电层为相同材料。

4.如权利要求1所述的存储器装置，其特征在于，从该第一栅极结构的顶表面起算的该第一介电层与该第二介电层的总厚度为50-150nm。

5.如权利要求2所述的存储器装置，其特征在于，更包括一间隙填充介电结构，其中在该阵列区中，该间隙填充介电结构只位于最靠近该周边区的该第一栅极结构上的该第一介电层的一外侧侧壁上，该间隙填充介电结构的顶表面与该第一介电层的顶表面共平面，且该间隙填充介电结构与该第一介电层为不同材料。

6.如权利要求5所述的存储器装置，其特征在于，更包括一第二栅极结构，形成于该周边区中，其中该第一介电层更形成于该第二栅极结构的顶表面及侧壁上，且该间隙填充介电结构位于该第二栅极结构两侧的该第一介电层的侧壁上。

7.如权利要求6所述的存储器装置，其特征在于，该第二介电层延伸覆盖于该间隙填充介电结构上。

8.如权利要求6所述的存储器装置，其特征在于，该间隙填充介电结构为氧化物，且位于该阵列区的该第二介电层的顶表面与位于该周边区的该第二介电层的顶表面共平面。

9.如权利要求1所述的存储器装置，其特征在于，该第一介电层具有从该第一栅极结构的顶表面起算的一第一厚度T1，该第二介电层具有从该第一介电层的顶表面起算的一第二厚度T2，且该第一厚度T1对该第二厚度T2的比率(T1/T2)为0.1-10.0。

10.如权利要求1所述的存储器装置，其特征在于，在该阵列区中该接触插塞的一侧壁与该第三介电层直接接触。

11.一种存储器装置的制造方法，其特征在于，包括：

提供一基板；

形成多个第一栅极结构于该基板上；

形成一第一介电层覆盖于该基板及该些第一栅极结构的顶表面及侧壁上，且该第一介电层未填满该些第一栅极结构之间的沟槽；

形成一间隙填充介电结构于该第一介电层上并填入该沟槽中，该间隙填充介电结构与该第一介电层为不同材料，其中形成该间隙填充介电结构的步骤包括平坦化步骤，使该间隙填充介电结构的顶表面与该第一介电层的顶表面共平面；

形成一第二介电层于该第一介电层及该间隙填充介电结构上，其中该第二介电层与该第一介电层直接接触，且该第二介电层与该第一介电层为相同材料；

进行一第一刻蚀制程，移除位于该些第一栅极结构之间的该第二介电层及该间隙填充介电结构；

形成一第三介电层于该些第一栅极结构之间，且定义出暴露出该基板的多个接触孔；以及

填入一导电材料于该些接触孔中，以形成一接触插塞，

其中，该存储器装置具有一阵列区及一周边区，该些第一栅极结构形成于该阵列区中。

12.如权利要求11所述的存储器装置的制造方法，其特征在于，更包括形成一第二栅极结构于该周边区中；

其中，形成该第一介电层包括形成该第一介电层覆盖于该第二栅极结构的顶表面及侧壁上；以及

其中，形成该间隙填充介电结构包括形成该间隙填充介电结构于该第二栅极结构两侧的该第一介电层的侧壁上。

13.如权利要求11所述的存储器装置的制造方法，其特征在于，在进行该第一刻蚀制程之后，其中：

在该阵列区中，位于该第一栅极结构上的该第二介电层的宽度小于位于该第一栅极结构上的该第一介电层的宽度。

14.如权利要求11所述的存储器装置的制造方法，其特征在于，更包括：

通过该第一刻蚀制程形成一自对准沟槽于该些第一栅极结构之间；

填入一光刻胶材料于该自对准沟槽中；

图案化该光刻胶材料，以形成多个第一开口于该些第一栅极结构之间；

形成一牺牲层填入该些第一开口中；

移除该光刻胶材料的剩余部分，以形成多个第二开口于该些第一栅极结构之间；

填入该第三介电层于该些第二开口中；以及

进行一第二刻蚀制程，移除该牺牲层，以形成该些接触孔。

15.如权利要求14所述的存储器装置的制造方法，其特征在于，在填入该光刻胶材料之前，更包括形成一保护衬层于该第一介电层与该第二介电层上。

16.如权利要求14所述的存储器装置的制造方法，其特征在于，该第二刻蚀制程为一湿式刻蚀制程，且在该第二刻蚀制程中，其中该牺牲层的刻蚀速率对该第一介电层的刻蚀速率的比率为50-1000。

17.如权利要求14所述的存储器装置的制造方法，其特征在于，在进行该第二刻蚀制程之后，移除位于该些第一栅极结构之间的基板上的该第一介电层。

18.如权利要求11所述的存储器装置的制造方法，其特征在于，更包括：

通过该第一刻蚀制程形成一自对准沟槽于该些第一栅极结构之间；

填入一底层材料于该自对准沟槽中；

形成一中间层材料于该底层材料上；

形成一光刻胶材料于该中间层材料上，其中该底层材料、该中间层材料及该光刻胶材料形成一多层结构，且其中该光刻胶材料具有一平坦的底表面及一平坦的顶表面；

图案化该多层结构，以形成多个第一开口于该些第一栅极结构之间；

填入一牺牲层于该些第一开口中；

移除该多层结构的剩余部分，以形成多个第二开口于该些第一栅极结构之间；

形成一第三介电层填入该些第二开口中；以及

进行一第二刻蚀制程，移除该牺牲层，以形成该些接触孔。

Images