CN101315936A - 反及闸型快闪记忆体晶胞阵列及其制造方法 - Google Patents

Abstract

本发明是有关于一种反及闸型快闪记忆体晶胞阵列及其制造方法。该反及闸型快闪记忆体晶胞阵列，其包括：一基板，其包括一主动区；复数个排成一列的晶胞，位于上述主动区上；一第一阻障层，覆盖上述复数个晶胞和围绕上述列的各末端的上述主动区；一第一氧化物，沉积于上述复数个晶胞之间的一间隙中，且填充上述间隙；一氧化物间隙壁，形成于位于上述列的各末端的上述晶胞的侧壁上；一多晶硅间隙壁，形成于上述氧化物间隙壁上，上述多晶硅间隙壁是做为驱动上述列晶胞的一选择栅极。

Description

反及闸型快闪记忆体晶胞阵列及其制造方法

技术领域

本发明涉及一种反及闸型快闪记忆体(NAND flash memory)晶胞阵列及其制造方法，特别是涉及一种具有自对准制作工艺(self-aligned process)的反及闸型快闪记忆体晶胞阵列及其制造方法(NAND FLASH MEMORY CELLARRAY AND METHOD OF FABRICATING THE SAME)。

背景技术

快闪记忆体(flash memory，即快闪内存，以下均称为快闪记忆体)具有面积小、省电、高速、耐受性佳和低操作电压等优点。因此，快闪记忆体是成为例如数码相机、移动电话、打印机(印表机)、个人数位助理(PDA)等产品的重要元件。反及闸型快闪记忆体(NAND flash memory)是快闪记忆体的一种类型。反及闸型快闪记忆体的晶胞是彼此连接且排成一阵列，其中仅上述阵列的其中一列的第一个晶胞和最后一个晶胞(本文中的胞，即记忆体的每一个储存单元称做记忆元或记忆胞(Cell)，胞即为单元，以下均称为胞)是分别连接一字线(word line，本文中的字线，即为字元线，以下均称为字线)和一位线(bit-line，本文中的位线，即为位元线，以下均称为位线)。由于上述的结构，反及闸型快闪记忆体可以存取较反或闸型快闪记忆体(NOR flash memory)多的资料(data，即数据)。表示反及闸型快闪记忆体具有较大的记忆容量和较快的再写入速度(rewriting speed)。反及闸型快闪记忆体是广泛地用于储存大量资料，且可做为数码相机或音乐数字档案播放器(MP3 player)的记忆卡。

美国专利号US 6,936,885揭露了一种反及闸型快闪记忆体元件及其制造方法。请参阅图1a、图1b所示，图1a是一显示现有习知的反及闸型快闪记忆体元件的部分晶胞阵列区的上视图。图1b是沿图1a中I-I剖线，显示现有习知的反或闸型快闪记忆体结构的剖面图，显示一快闪记忆体元件。如图1a和图1b所示，字串选择线(string selection line)图案1s和接地选择线(ground selection line)图案1g，本质上是定义字串选择晶体管(string selection transistor)13和接地选择晶体管(ground selectiontransistor)19。复数个晶胞晶体管15和17，是形成设置于主动区2和字线WP1～WPn的交叉处上。字串选择晶体管(string selectiontransistor)13和接地选择晶体管(ground selection transistor)19是用来驱动上述列的晶胞15和17。由于这种特殊结构及两个选择晶体管13和19，而增加了制作工艺的复杂度。此外，现有习知的反或闸型快闪记忆体元件的选择晶体管13和19存在有高精确度需求的问题。这种必要的高精确度必然会增加制作工艺成本。

美国专利号US 6,885,586揭露了一种自对准(self-aligned)的分离闸(split-gate)反及闸型快闪记忆体及其制造方法。首先，沉积一层包括掺杂多晶硅或多晶硅化物的导电层。然后，非等向性蚀刻上述导电层，以形成用来驱动一列反或闸型快闪记忆体晶胞的选择栅极))。上述现有习知的反及闸型快闪记忆体的结构存在有晶胞之间的间隙宽度太大的问题，会使反及闸型快闪记忆体的尺寸难以降低。

由此可见，上述现有的反及闸型快闪记忆体及其制造方法其在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的反及闸型快闪记忆体晶胞阵列及其制造方法，以解决现有技术的高制作工艺成本或制作工艺复杂等缺点，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

有鉴于上述现有的反及闸型快闪记忆体及其制造方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的反及闸型快闪记忆体晶胞阵列及其制造方法，能够改进一般现有的反及闸型快闪记忆体及其制造方法，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的反或闸型快闪记忆体及其制造方法存在的缺陷，而提供一种新的反及闸型快闪记忆体晶胞阵列及其制造方法，所要解决的技术问题是使其可以减少定义反及闸型快闪记忆体晶胞阵列中选择晶体管的光罩数目和降低其机台等级，以控制制作工艺成本，非常适于实用。

本发明的另一目的在于，提供一种新的反及闸型快闪记忆体晶胞阵列及其制造方法，所要解决的技术问题是使其可以减少反及闸型快闪记忆体晶胞之间的间隙宽度，而可有效的缩小晶片尺寸，并且可以增加晶片的元件密度，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种反及闸型快闪记忆体晶胞阵列，其包括：一基板，其包括一主动区；复数个排成一列的晶胞，位于该主动区上；一第一阻障层，覆盖该复数个晶胞和围绕该列的各末端的该主动区；一第一氧化物，沉积于该复数个晶胞之间的一间隙中，且填充该间隙；一氧化物间隙壁，形成于位于该列的各末端的该晶胞的侧壁上；以及一多晶硅间隙壁，形成于该氧化物间隙壁上，该多晶硅间隙壁是做为驱动该列晶胞的一选择栅极。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的反及闸型快闪记忆体晶胞阵列，其更包括利用注入预定离子方式形成的一注入区，该注入区是形成于围绕该列的各末端的该主动区中。

前述的反及闸型快闪记忆体晶胞阵列，其更包括一氧化层，沉积于该多晶硅间隙壁、该氧化物间隙壁、部分该第一阻障层和该第一氧化物上。

前述的反及闸型快闪记忆体晶胞阵列，其更包括一第二阻障层，沉积于该氧化层上。

前述的反及闸型快闪记忆体晶胞阵列，其更包括一层间介电层，沉积于该第二阻障层围绕该列的各末端的该主动区上。

前述的反及闸型快闪记忆体晶胞阵列，其更包括一接触孔插塞，其利用沉积一插塞材料于位于该列各末端的一开口中，再利用一化学机械研磨制作工艺平坦化该插塞材料的方式形成。

前述的反及闸型快闪记忆体晶胞阵列，其更包括一金属线，形成于该接触孔插塞上。

前述的反及闸型快闪记忆体晶胞阵列，其中所述的复数个晶胞之间的该间隙的深宽比介于1.8至3.2之间。

前述的反及闸型快闪记忆体晶胞阵列，其中所述的第一阻障层是为氮化层或薄氮氧化物层制成。

前述的反及闸型快闪记忆体晶胞阵列，其中所述的第一阻障层和该第二阻障层是为氮化层或薄氮氧化物层制成。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种反及闸型快闪记忆体晶胞阵列的制造方法，其包括下列步骤：在一基板的一主动区上形成复数个排成一列的晶胞；沉积一第一阻障层，其覆盖该复数个晶胞和围绕该列的各末端的该主动区；在该复数个晶胞之间的一间隙中沉积一第一氧化物，以填充该间隙；沿着位于该列的各末端的该晶胞的侧壁上形成一氧化物间隙壁；以及在该氧化物间隙壁上形成一多晶硅间隙壁。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的反及闸型快闪记忆体晶胞阵列的制造方法，其中所述的沿着位于该列的各末端的该晶胞的侧壁上形成该氧化物间隙壁的步骤后，更包括一去除部分该第一阻障层，以及在围绕该列的各末端的该主动区中注入预定离子的步骤。

前述的反及闸型快闪记忆体晶胞阵列的制造方法，其中所述的在该氧化物间隙壁上形成该多晶硅间隙壁的步骤后，更包括一在该基板上方沉积一第二氧化物的步骤。

前述的反及闸型快闪记忆体晶胞阵列的制造方法，其中所述的在该基板上方沉积该第二氧化物的步骤后，更包括一在该第二氧化物上形成一第二阻障层的步骤。

前述的反及闸型快闪记忆体晶胞阵列的制造方法，其中所述的在该第二氧化物上形成该第二阻障层的步骤之后，更包括一在该基板的上方形成一层间介电层的步骤。

前述的反及闸型快闪记忆体晶胞阵列的制造方法，其中所述的在该基板上方形成该层间介电层的步骤后，更包括一在该列的各末端形成一接触孔插塞的步骤。

前述的反及闸型快闪记忆体晶胞阵列的制造方法，其中所述的在该列的各末端形成该接触孔插塞，更包括一在该接触孔插塞上形成一金属线的步骤。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：

为了达到上述目的，本发明提供一种反及闸型快闪记忆体晶胞阵列，其包括：一基板，其包括一主动区；复数个排成一列的晶胞，位于上述主动区上；一第一阻障层，覆盖上述复数个晶胞和围绕上述列的各末端的上述主动区；一第一氧化物，沉积于上述复数个晶胞之间的一间隙中，且填充上述间隙；一氧化物间隙壁，形成于位于上述列的各末端的上述晶胞的侧壁上；一多晶硅间隙壁，形成于上述氧化物间隙壁上，上述多晶硅间隙壁是做为驱动上述列晶胞的一选择栅极。

上述间隙的深宽比(aspect ratio)较佳的是介于1.8至3.2之间。

上述第一氧化物是具有优异的阶梯覆盖能力，可在填充上述晶胞之间的上述间隙时不会有孔洞的形成。在另一实施例中，只密封上述晶胞之间的上述间隙，也可使用较低阶梯覆盖能力的材料。

本发明较佳实施例的反及闸型快闪记忆体晶胞阵列，更包括利用注入预定离子方式形成的一注入区，上述注入区是形成于围绕上述列的各末端的上述主动区中；一氧化层，沉积于上述多晶硅间隙壁、上述氧化物间隙壁、部分上述第一阻障层和上述第一氧化物上；一第二阻障层，沉积于上述氧化层上；一层间介电层，沉积于上述第二阻障层上及围绕上述列的各末端的上述主动区上；一接触孔插塞，其利用沉积一插塞材料于位于上述列各末端的一开口中，再利用一化学机械研磨制作工艺平坦化上述插塞材料的方式形成；一金属线，形成于上述接触孔插塞上；一金属层间介电层，形成于不同的上述金属线之间。此外，上述第一阻障层和上述第二阻障层是为氮化层或薄氮氧化物层制成。

上述金属线较佳为铝-铜合金或其他类似的材料制成。

在另一实施例中，在形成上述金属线之后，沉积一金属层间介电层以防止晶胞阵列中的导电物彼此电性连接。

另外，为了达到上述目的，本发明另提供一种反及闸型快闪记忆体晶胞阵列的制造方法，其包括：在一基板的一主动区上形成复数个排成一列的晶胞；沉积一第一阻障层，其覆盖上述复数个晶胞和围绕上述列的各末端的上述主动区；在上述复数个晶胞之间的一间隙中沉积一第一氧化物，以填充上述间隙；沿着位于上述列的各末端的上述晶胞的侧壁上形成一氧化物间隙壁；在上述氧化物间隙壁上形成一多晶硅间隙壁。

在本发明另一实施例中，沿着位于上述列的各末端的上述晶胞的侧壁上形成上述氧化物间隙壁之后，更包括进行一预清洁(pre-clean)制作工艺，然后进行一隧穿氧化层氧化制作工艺。

在本发明另一实施例中，更包括去除部分上述第一阻障层，以及在围绕上述列的各末端的上述主动区中注入预定离子；在上述基板上方沉积一第二氧化物；在上述第二氧化物上形成一第二阻障层，接着在上述基板上方形成一层间介电层；在上述列的各末端形成一接触孔插塞；在上述接触孔插塞上形成一金属线。

在本发明另一实施例中，上述金属线是各别连接至一导电接垫(conductive pad)。然而，上述反及闸型快闪记忆体晶胞阵列的上述金属线可连接至一导电沟槽。

借由上述技术方案，本发明反及闸型快闪记忆体晶胞阵列及其制造方法至少具有下列优点及有益效果：

1、本发明的反及闸型快闪记忆体晶胞阵列，其具有较简单的结构以及较高的深宽比，并结合自对准制作工艺，使其具有许多优于现有习知的反及闸型快闪记忆体晶胞阵列的优点。

2、本发明反及闸型快闪记忆体晶胞阵列及其制造方法，可以减少定义反及闸型快闪记忆体晶胞阵列中选择晶体管的光罩数目和降低其机台等级，而能够控制制作工艺成本，非常适于产业应用。

3、本发明反及闸型快闪记忆体晶胞阵列及其制造方法，还可以减少反及闸型快闪记忆体晶胞之间的间隙宽度，而能够有效的缩小晶片尺寸，并且可以增加晶片的元件密度，更加适于实用。

综上所述，本发明具有上述诸多的优点及实用价值，其不论在产品结构、制造方法或功能上皆有较大改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的反及闸型快闪记忆体及其制造方法具有增进的突出功效，从而更加适于实用，并具有产业广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1a是一显示现有习知的反及闸型快闪记忆体元件的部分晶胞阵列区的上视图。

图1b是沿图1a中I-I剖线，显示现有习知的反及闸型快闪记忆体结构的剖面图。

图2a是显示本发明一较佳实施例的利用自对准浅沟槽隔离制作工艺形成的布局的示意图。

图2b是显示本发明另一实施例的利用自对准浅沟槽隔离制作工艺形成的布局的示意图。

图3a是显示本发明较佳实施例的自对准多晶硅制作工艺形成的布局的示意图。

图3b是显示本发明另一实施例的自对准多晶硅制作工艺形成的布局的示意图。

图4a至图4h分别是沿图2a、图2b、图3a和图3b中A-A′剖线，显示本发明实施例的反及闸型快闪记忆体晶胞阵列的制作工艺及结构的剖面图。

1g：图案              1s：图案

2：主动区             13：字串选择晶体管

15：晶胞晶体管        17：晶胞晶体管

19：接地选择晶体管    WP1～WPn：字线(字元线)

W1～Wn：字线(字元线)  AA：主动区

CB：接触孔            CS：源极线接触孔

FP：漂浮多晶硅层

30：基板              32：晶胞

36：存取多晶硅闸极    42：氧化层

43：第一阻障层        47：第一氧化物

49：氧化间隙壁

52：离子注入区    54：多晶硅层

56：多晶硅间隙壁

60：氧化层        62：氮化层

64：层间介电层    66：接触孔插塞

72：金属线        76：欧姆接触

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的反及闸型快闪记忆体晶胞阵列及其制造方法其具体实施方式、结构、制造方法、步骤、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚的呈现。以下利用制作工艺剖面图，以更详细地说明本发明较佳实施例的影像感测器及其形成方法，在本发明各实施例中，相同的符号表示相同或类似的元件。

请参阅图2a所示，是显示本发明较佳实施例的利用自对准浅沟槽隔离制作工艺(Self-Aligned-Shallow Trench Isolation Technology，SA-STITechnology)形成的布局(layout)示意图。在各布局中，标号W1～Wn是用以定义基板上的字线。布局的标号AA是用以定义基板上的主动区(activeregion)，而布局的标号FP是用以定义复数个漂浮多晶硅层(floating polylayer)。另外，布局的标号CB是用以定义位线(bit-line)的接触孔，而布局的符号CS是用以定义基板上的源极线接触孔(source line contact)。复数个反及闸型快闪记忆体晶胞是形成于布局AA和任一布局W1～Wn的交叉处上；且上述晶胞是以阵列(array)形式排列。反及闸型快闪记忆体晶胞的操作是被位线接触孔、共用(common)的源极线接触孔、阵列栅极层和选择栅极(selection gate)(图未显示)的外加电压所控制。必须注意的是，每个源极线接触孔是连接一金属线。

请参阅图2b所示，是显示本发明另一实施例的利用自对准浅沟槽隔离制作工艺形成的布局的示意图，显示了本发明另一实施例中，源极线接触孔是连接一导电沟槽(conductive trench)。上述结构可导致较低的电阻，并可使制作工艺简化。

请参阅图3a至图3b所示，图3a是显示本发明较佳实施例的自对准多晶硅制作工艺形成的布局示意图，图3b是显示本发明另一实施例的自对准多晶硅制作工艺形成的布局示意图。图中显示了两种类型的反及闸型快闪记忆体晶胞的布局。上述两种类型的反及闸型快闪记忆体晶胞阵列，是利用自对准多晶硅制作工艺(Self-Aligned Poly Technology，SAP Technology)形成。图3a中的每个源极线接触孔为一金属线，而图3b中的每个源极线接触孔为一沟槽。将图3a与图2a相比，不同之处为图3a缺少布局FP。在利用自对准浅沟槽隔离制作工艺的图2a中，布局FP定义的漂浮多晶硅层是做为反及闸型快闪记忆体阵列晶胞列之间的隔绝物。当反及闸型快闪记忆体阵列晶胞采用0.1μm(或小于0.1μm)的制作工艺制造时，布局FP是从设计规则(design rule)中移除以简化制作工艺，并且避免微影制作工艺期间的对准误差(misalignment)。在利用自对准多晶硅制作工艺的图3a中，首先沉积漂浮多晶硅层，再利用化学机械研磨制作工艺移除上述漂浮多晶硅层。因此可以减少定义反及闸型快闪记忆体阵列晶胞所需的光罩数目。

另外，上述的反及闸型快闪记忆体结构是位于单一区块(single block)上。利用上述组成方式重复形成于晶片上，布局CB和布局CS是位于两区块之间。

请参阅图4a至图4h所示，分别是沿图2a、图2b、图3a和图3b中A-A′剖线，显示本发明实施例的反及闸型快闪记忆体晶胞阵列的制作工艺及结构的剖面图。

首先请参阅图4a所示，在基板30上形成复数个排成一列的晶胞32。首先，利用自对准浅沟槽隔离或自对准多晶硅制作工艺形成主动区(activearea)结构。进行漂浮多晶硅栅极(图未显示)的蚀刻制作工艺后，在基板30上形成一栅极叠层。接着，利用微影和干蚀刻制作工艺，在基板30上形成复数个存取多晶硅栅极(access polysilicon gate)36。

之后，进行一离子注入制作工艺，以调整晶胞32和选择晶体管(selecttransistor)的源极/漏极特性。另外，依序在基板30和存取多晶硅栅极(access polysilicon gate)36上设置一氧化层42和一第一阻障层43。该氧化层42通常是为一薄氧化层。该第一阻障层43通常是为利用遥控等离子体(等离子体即电浆，以下均称为等离子体)化学气相沉积(remote plasmachemical vapor deposition，RPCVD)或等离子体增强型化学气相沉积(plasma enhancement chemical vapor deposition，PECVD)方式在氧化层42上形成的薄氮化层或薄氮氧化物层，且其厚度是介于50

至150

之间。第一阻障层43对氧化层42的蚀刻选择比须够高，以使后续的回蚀刻制作工艺可以进行。

请参阅图4b所示，利用高密度等离子体化学气相沉积(high densityplasma chemical vapor deposition，HDP-CVD)或类似的方式，在晶胞32之间的间隙填入一氧化层47，且设置于围绕上述列的各末端的主动区上，氧化层47的厚度介于1500至5000

之间。

请参阅图4c图所示，进行一回蚀刻制作工艺，以在上述列的各末端的晶胞侧壁上形成氧化间隙壁49。第一氧化物47仍填充晶胞32之间的间隙。在回蚀刻制作工艺期间，第一阻障层43可以视为一蚀刻停止层。本发明较佳实施例的第一氧化物47是具有优异的阶梯覆盖能力，可在填充晶胞32之间的间隙时不会有孔洞的形成。如果只密封晶胞之间的间隙，可使用较低阶梯覆盖能力的材料而不必使用能完全填充间隙的第一氧化物47。

在本发明较佳实施例中，晶胞32之间的间隙的深宽比(aspect ratio)是介于1.8至3.2之间。控制上述深宽比是特别有助于增加晶片的元件密度。

请参阅图4d所示，可进行湿蚀刻或干蚀刻制作工艺以去除露出的第一阻障层43。接着，进行一离子注入制作工艺，以调整后续形成的选择晶体管(selection transistor)的起始电压(threshold voltage)。在上述列的各末端形成一离子注入区52。

接着，进行一预清洁(pre-clean)制作工艺。然后，进行一隧穿氧化层(tunnel oxide)氧化制作工艺，形成一多晶硅间隙壁以做为选择晶体管的栅极(即栅极)。如图4e至图4f图所示，首先，沉积一厚度介于1200

至3200

之间的多晶硅层54(如图4e所示)，然后，进行一回蚀刻制作工艺，非等向性地蚀刻多晶硅层54，以在上述列的各末端的晶胞32的侧壁上形成多晶硅间隙壁56。接着，请结合参阅图4g所示，在基板30的上方沉积一层氧化层60，通常为薄氧化层。

然后，请参阅图4g所示，在薄氧化层60上沉积一氮化层62，该氮化层62可视为一阻障层，即为第二阻障层。

利用低压化学气相沉积(LPCVD)、等离子体增强型化学气相沉积(PECVD)或其他类似的制作工艺，沉积一层间介电层64。之后，进行一化学机械研磨(chemical mechanical polishing，CMP)制作工艺以平坦化层间介电层64。然后，进行微影和非等向性蚀刻制作工艺，以形成位线(bit-line)接触孔和源极/漏极接触孔。

请参阅图4h，进行一离子注入制作工艺，以形成欧姆接触(ohmiccontact)76。在位线(bit-line)接触孔和源极/漏极接触孔填入接触孔插塞66(如图4h所示)。首先，利用沉积例如多晶硅或钨的插塞材料。然后，利用化学机械研磨(chemical mechanical polishing，CMP)制作工艺平坦化上述插塞材料，以形成接触孔插塞66。

接着，利用物理气相沉积或其他类似的制作工艺，在接触孔插塞66和层间介电层64上沉积一导电层，该导电层是铝铜合金或其类似的材料。之后，利用微影和蚀刻制作工艺，在接触孔插塞66上形成一金属线72。

在一实施例中，在形成金属线72之后，沉积一金属层间介电层(图中未显示)以防止晶胞阵列中的导电物彼此电性连接。

根据上述制作工艺，金属线72是位于两个反及闸型快闪记忆体晶胞阵列区块之间。

如图1a和图1b所示的现有习知反或闸型快闪记忆体晶胞阵列，例如两条选择线图案1s和1g的布局，是分别定义为两个选择晶体管13和19。由于本发明较佳实施例的自对准制作工艺(self-aligned process)形成的多晶硅间隙壁是用来代替选择晶体管。表示至少两条选择线图案可在上述制作工艺中移除。此外，由于多晶硅间隙壁是利用自对准制作工艺形成，可以降低例如步进机台(stepper)等需要精确度的制作工艺机台的等级，因此，本发明实施例的制作工艺的制造成本是大幅低于现有技术的制造成本。

另外，对于具有反及闸型快闪记忆体晶胞阵列的晶片而言，本发明提供晶胞间的间隙较高的深宽比(aspect ratio)，其特别有助于增加晶片的元件密度。

由于反及闸型快闪记忆体晶胞阵列和自对准制作工艺，微影制作工艺中的关键尺寸(critical dimension，CD)和叠对损失较少，因此增加了制作工艺的稳定性。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (17)

1、一种反及闸型快闪记忆体晶胞阵列，其特征在于其包括：

一基板，其包括一主动区；

复数个排成一列的晶胞，位于该主动区上；

一第一阻障层，覆盖该复数个晶胞和围绕该列的各末端的该主动区；

一第一氧化物，沉积于该复数个晶胞之间的一间隙中，且填充该间隙；

一氧化物间隙壁，形成于沿着该列的各末端的该晶胞的侧壁上；以及

一多晶硅间隙壁，形成于该氧化物间隙壁上，该多晶硅间隙壁是做为驱动该列晶胞的一选择栅极。

2、根据权利要求1所述的反及闸型快闪记忆体晶胞阵列，其特征在于其更包括一注入区，其系利用注入预定离子方式形成于围绕该列的各末端的该主动区中。

3、根据权利要求1所述的反及闸型快闪记忆体晶胞阵列，其特征在于其更包括一氧化层，沉积于该多晶硅间隙壁、该氧化物间隙壁、部分该第一阻障层和该第一氧化物上。

4、根据权利要求3所述的反及闸型快闪记忆体晶胞阵列，其特征在于其更包括一第二阻障层，沉积于该氧化层上。

5、根据权利要求4所述的反及闸型快闪记忆体晶胞阵列，其特征在于其更包括一层间介电层，沉积于该第二阻障层上及围绕该列的各末端的该主动区上。

6、根据权利要求4所述的反及闸型快闪记忆体晶胞阵列，其特征在于其更包括一接触孔插塞，其利用沉积一插塞材料于位于该列各末端的一开口中，再利用一化学机械研磨制作工艺平坦化该插塞材料的方式形成。

7、根据权利要求6所述的反及闸型快闪记忆体晶胞阵列，其特征在于其更包括一金属线，形成于该接触孔插塞上。

8、根据权利要求1所述的反及闸型快闪记忆体晶胞阵列，其特征在于其中所述的复数个晶胞之间的该间隙的深宽比介于1.8至3.2之间。

9、根据权利要求1所述的反及闸型快闪记忆体晶胞阵列，其特征在于其中所述的第一阻障层是为氮化层或薄氮氧化物层制成。

10、根据权利要求4所述的反及闸型快闪记忆体晶胞阵列，其特征在于其中所述的第一阻障层和该第二阻障层是为氮化层或薄氮氧化物层制成。

11、一种反及闸型快闪记忆体晶胞阵列的制造方法，其特征在于其包括下列步骤：

在一基板的一主动区上形成复数个排成一列的晶胞；

沉积一第一阻障层，其覆盖该复数个晶胞和围绕该列的各末端的该主动区；

在该复数个晶胞之间的一间隙中沉积一第一氧化物，以填充该间隙；

沿着位于该列的各末端的该晶胞的侧壁上形成一氧化物间隙壁；以及

在该氧化物间隙壁上形成一多晶硅间隙壁。

12、根据权利要求11所述的反及闸型快闪记忆体晶胞阵列的制造方法，其特征在于其中所述的沿着位于该列的各末端的该晶胞的侧壁上形成该氧化物间隙壁的步骤后，更包括一去除部分该第一阻障层，以及在围绕该列的各末端的该主动区中注入预定离子的步骤。

13、根据权利要求11所述的反及闸型快闪记忆体晶胞阵列的制造方法，其特征在于其中所述的在该氧化物间隙壁上形成该多晶硅间隙壁的步骤后，更包括一在该基板上方沉积一氧化层的步骤。

14、根据权利要求13所述的反及闸型快闪记忆体晶胞阵列的制造方法，其特征在于其中所述的在该基板上方沉积该氧化层的步骤后，更包括一在该氧化层上形成一第二阻障层的步骤。

15、根据权利要求14所述的反及闸型快闪记忆体晶胞阵列的制造方法，其特征在于其中所述的在该氧化层上形成该第二阻障层的步骤之后，更包括一在该基板上方形成一层间介电层的步骤。

16、根据权利要求15所述的反及闸型快闪记忆体晶胞阵列的制造方法，其特征在于其中所述的在该基板上方形成该层间介电层的步骤后，更包括一在该列的各末端形成一接触孔插塞的步骤。

17、根据权利要求16所述的反及闸型快闪记忆体晶胞阵列的制造方法，其特征在于其中所述的在该列的各末端形成该接触孔插塞的步骤后，更包括一在该接触孔插塞上形成一金属线的步骤。

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