JP2021507545A - メモリセル、メモリアレイ、及びメモリアレイを形成する方法 - Google Patents

メモリセル、メモリアレイ、及びメモリアレイを形成する方法 Download PDF

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Abstract

幾つかの実施形態は、導電ゲートを有し、及び導電ゲートに隣接して電荷阻止領域を有するメモリセルを含む。電荷阻止領域は、酸窒化ケイ素と二酸化ケイ素とを含む。電荷阻止領域に隣接して電荷蓄積領域がある。電荷蓄積領域に隣接してトンネリング材料がある。トンネリング材料に隣接してチャネル材料がある。トンネリング材料は、チャネル材料と電荷蓄積領域との間にある。幾つかの実施形態は、メモリアレイを含む。幾つかの実施形態は、アセンブリ（例えば、メモリアレイ）を形成する方法を含む。

Description

メモリセル（例えば、ＮＡＮＤメモリセル）、メモリアレイ（例えば、ＮＡＮＤメモリアレイ）、及びメモリアレイを形成する方法。
メモリは、電子システムに対するデータの蓄積を提供する。フラッシュメモリは、メモリの１つの種類であり、今日のコンピュータ及びデバイスにおいて多くの使用を有する。実例として、今日のパーソナルコンピュータは、フラッシュメモリチップ上に蓄積されたＢＩＯＳを有し得る。別の例では、従来のハードドライブに置き換えるために固体状態ドライブ中にフラッシュメモリを利用することは、コンピュータ及びその他のデバイスにとって益々一般化してきている。更に別の例として、フラッシュメモリは、新たな通信プロトコルが標準的になる時にそれらを製造がサポートすることを可能にし、また、機構の改善のために無線電子デバイスを遠隔でアップグレードする能力を製造が提供するのを可能にするので、該デバイスにおいて一般的である。
ＮＡＮＤは、フラッシュメモリの基礎的アーキテクチャであり得、垂直方向に積み重ねられたメモリセルを含むように構成され得る。
ＮＡＮＤを具体的に説明する前に、統合された配置内のメモリアレイの関係をより概括的に説明することは有用であり得る。図１は、アクセス線１０４（例えば、信号を導電するためのワード線ＷＬ０〜ＷＬｍ）及び第１のデータ線１０６（例えば、信号を導電するためのビット線ＢＬ０〜ＢＬｎ）と共に行及び列内に配置された複数のメモリセル１０３を有するメモリアレイ１０２を含む従来技術のデバイス１００のブロック図を示す。アクセス線１０４及び第１のデータ線１０６は、情報をメモリセル１０３との間で転送するために使用され得る。行デコーダ１０７及び列デコーダ１０８は、メモリセル１０３の内の何れがアクセスされるかを判定するためにアドレス線１０９上のアドレス信号Ａ０〜ＡＸをデコードする。センスアンプ回路１１５は、メモリセル１０３から読み出された情報の値を判定するように動作する。Ｉ／Ｏ回路１１７は、メモリアレイ１０２と入力／出力（Ｉ／Ｏ）線１０５との間で情報の値を転送する。Ｉ／Ｏ線１０５上の信号ＤＱ０〜ＤＱＮは、メモリセル１０３から読み出される又はメモリセル１０３に書き込まれる情報の値を表し得る。その他のデバイスは、Ｉ／Ｏ線１０５、アドレス線１０９、又は制御線１２０を通じてデバイス１００と通信し得る。メモリ制御ユニット１１８は、メモリセル１０３上で実施されるメモリ動作を制御するために使用され、制御線１２０上の信号を利用する。デバイス１００は、第１の供給線１３０及び第２の供給線１３２上の供給電圧信号Ｖｃｃ及びＶｓｓを夫々受信し得る。デバイス１００は、選択回路１４０及び入力／出力（Ｉ／Ｏ）回路１１７を含む。選択回路１４０は、メモリセル１０３から読み出される又はメモリセル１０３中にプログラミングされる情報の値を表し得る第１のデータ線１０６及び第２のデータ線１１３上の信号を選択するための信号ＣＳＥＬ１〜ＣＳＥＬｎにＩ／Ｏ回路１１７を介して応答し得る。列デコーダ１０８は、アドレス線１０９上のＡ０〜ＡＸアドレス信号に基づいて、ＣＳＥＬ１〜ＣＳＥＬｎ信号を選択的に活性化し得る。選択回路１４０は、読み出し及びプログラミング動作の間に、メモリアレイ１０２とＩ／Ｏ回路１１７との間の通信を提供するために、第１のデータ線１０６及び第２のデータ線１１３上の信号を選択し得る。
図１のメモリアレイ１０２は、ＮＡＮＤメモリアレイであり得、図２は、図１のメモリアレイ１０２に利用され得る３次元ＮＡＮＤメモリデバイス２００のブロック図を示す。デバイス２００は、電荷蓄積デバイスの複数のストリングを含む。第１の方向（Ｚ〜Ｚ´）において、電荷蓄積デバイスの各ストリングは、例えば、３２個のティア（例えば、ティア０〜ティア３１）の内の１つに対応する各電荷蓄積デバイスと相互に積み重ねられた３２個の電荷蓄積デバイスを例えば含み得る。個別のストリングの電荷蓄積デバイスは、電荷蓄積デバイスのストリングがその近くに形成される半導体材料（例えば、ポリシリコン）の個別のピラー内に形成された共通のチャネル領域等の、共通のチャネル領域を共有し得る。第２の方向（Ｘ〜Ｘ´）において、例えば、複数のストリングの１６個の第１のグループの内の各第１のグループは、複数の（例えば、３２個の）アクセス線（すなわち、ワード線ＷＬとしても知られる“グローバル制御ゲート（ＣＧ）線”）を共有する８つのストリングを例えば含み得る。アクセス線の各々は、ティア内の電荷蓄積デバイスを結合し得る。同じアクセス線により結合された（したがって、同じティアに対応する）電荷蓄積デバイスは、各電荷蓄積デバイスが２ビットの情報を蓄積可能なセルを含む場合には、Ｐ０／Ｐ３２、Ｐ１／Ｐ３３、Ｐ２／Ｐ３４等の例えば２ページ中に論理的にグループ化され得る。第３の方向（Ｙ〜Ｙ´）において、例えば、複数のストリングの８つの第２のグループの内の各第２のグループは、８つのデータ線の内の対応する１つにより結合された１６個のストリングを含み得る。メモリブロックのサイズは、１０２４ページ及び総計約１６ＭＢ（例えば、１６ＷＬ×３２ティア×２ビット＝１０２４ページ／ブロック、ブロックサイズ＝１０２４ページ×１６ＫＢ／ページ＝１６ＭＢ）を含み得る。ストリング、ティア、アクセス線、データ線、第１のグループ、第２のグループ、及び／又はページの数は、図２に示したそれらよりも多くてもよく、又は少なくともよい。
図３は、図２に関して説明したストリングの１６個の第１のグループの内の１つ内の電荷蓄積デバイスの１５個のストリングを含む、Ｘ〜Ｘ´方向の図２の３Ｄ ＮＡＮＤメモリデバイス２００のメモリブロック３００の断面図を示す。メモリブロック３００の複数のストリングは、タイル列Ｉ、タイル列Ｊ、及びタイル列Ｋ等の複数のサブセット３１０、３２０、３３０（例えば、タイル列）中にグループ化され得、各サブセット（例えば、タイル列）は、メモリブロック３００の“部分的ブロック”を含む。グローバルドレイン側選択ゲート（ＳＧＤ）線３４０は、複数のストリングのＳＧＤに結合され得る。例えば、グローバルＳＧＤ線３４０は、複数の（例えば、３つの）サブＳＧＤドライバ３３２、３３４、３３６の内の対応する１つを介して、複数の（例えば、３つの）サブＳＧＤ線３４２、３４４、３４６に結合され得、各サブＳＧＤ線は、個別のサブセット（例えば、タイル列）に対応する。サブＳＧＤドライバ３３２、３３４、３３６の各々は、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＤを、その他の部分的ブロックのそれらとは独立して、同時に結合又は分断し得る。グローバルソース側選択ゲート（ＳＧＳ）線３６０は、複数のストリングのＳＧＳに結合され得る。例えば、グローバルＳＧＳ線３６０は、複数のサブＳＧＳドライバ３２２、３２４、３２６の内の対応する１つを介して、複数のサブＳＧＳ線３６２、３６４、３６６に結合され得、各サブＳＧＳ線は、個別のサブセット（例えば、タイル列）に対応する。サブＳＧＳドライバ３２２、３２４、３２６の各々は、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＳを、その他の部分的ブロックのそれらとは独立して、同時に結合又は分断し得る。グローバルアクセス線（例えば、グローバルＣＧ線）３５０は、複数のストリングの内の各々の個別のティアに対応する電荷蓄積デバイスを結合し得る。各グローバルＣＧ線（例えば、グローバルＣＧ線３５０）は、複数のサブストリングドライバ３１２、３１４、及び３１６の内の対応する１つを介して、複数のサブアクセス線（例えば、サブＣＧ線）３５２、３５４、３５６に結合され得る。サブストリングドライバの各々は、個別の部分的ブロック及び／又はティアに対応する電荷蓄積デバイスを、その他の部分的ブロック及び／又はその他のティアのそれらとは独立して同時に結合又は分断し得る。個別のサブセット（例えば、部分的ブロック）及び個別のティアに対応する電荷蓄積デバイスは、電荷蓄積デバイスの“部分的ティア”（例えば、単一の“タイル”）を含み得る。個別のサブセット（例えば、部分的ブロック）に対応するストリングは、個別の電源に各サブソースが結合されるサブソース３７２、３７４、及び３７６（例えば、“タイルソース”）の内の対応する１つに結合され得る。
ＮＡＮＤメモリデバイス２００は、図４の略図を参照しながら代替的に説明される。
メモリアレイ２００は、ワード線２０２１〜２０２Ｎ及びビット線２２８１〜２２８Ｍを含む。
メモリアレイ２００は、ＮＡＮＤストリング２０６１〜２０６Ｍをも含む。各ＮＡＮＤストリングは、電荷蓄積トランジスタ２０８１〜２０８Ｎを含む。電荷蓄積トランジスタは、電荷を蓄積するために浮遊ゲート材料（例えば、ポリシリコン）を使用し得、又は電荷を蓄積するために電荷捕獲材料（例えば、窒化ケイ素、金属ナノドット等）を使用し得る。
電荷蓄積トランジスタ２０８は、ワード線２０２とストリング２０６との交点に配置される。電荷蓄積トランジスタ２０８は、データの蓄積のための不揮発性メモリセルを表す。各ＮＡＮＤストリング２０６の電荷蓄積トランジスタ２０８は、ソース選択デバイス（例えば、ソース側選択ゲート、ＳＧＳ）２１０とドレイン選択デバイス（例えば、ドレイン側選択ゲート、ＳＧＤ）２１２との間のソースからドレインまでに直列に接続される。各ドレイン選択デバイス２１２は、ストリング２０６とドレイン選択線２１５との交点に配置される一方、各ソース選択デバイス２１０は、ストリング２０６とソース選択線２１４との交点に配置される。選択デバイス２１０及び２１２は、任意の適切なアクセスデバイスであり得、図１のボックスを用いて概して説明されている。
各ソース選択デバイス２１０のソースは、共通のソース線２１６に接続される。各ソース選択デバイス２１０のドレインは、対応するＮＡＮＤストリング２０６の第１の電荷蓄積トランジスタ２０８のソースに接続される。例えば、ソース選択デバイス２１０１のドレインは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８１のソースに接続される。ソース選択デバイス２１０は、ソース選択線２１４に接続される。
各ドレイン選択デバイス２１２のドレインは、ドレイン接点においてビット線（すなわち、デジット線）２２８に接続される。例えば、ドレイン選択デバイス２１２１のドレインはビット線２２８１に接続される。各ドレイン選択デバイス２１２のソースは、対応するＮＡＮＤストリング２０６の最後の電荷蓄積トランジスタ２０８のドレインに接続される。例えば、ドレイン選択デバイス２１２１のソースは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８Ｎのドレインに接続される。
電荷蓄積トランジスタ２０８は、ソース２３０、ドレイン２３２、電荷蓄積領域２３４、及び制御ゲート２３６を含む。電荷蓄積トランジスタ２０８は、ワード線２０２に結合されたそれらの制御ゲート２３６を有する。電荷蓄積トランジスタ２０８の列は、所与のビット線２２８に結合されたＮＡＮＤストリング２０６内のそれらのトランジスタである。電荷蓄積トランジスタ２０８の行は、所与のワード線２０２に共通して結合されたそれらのトランジスタである。
改善されたメモリセルの設計、改善されたメモリアレイアーキテクチャ（例えば、改善されたＮＡＮＤアーキテクチャ）、並びに改善されたメモリセル及び改善されたメモリアレイアーキテクチャを製作するための方法を開発することが望ましい。
メモリセルを有するメモリアレイを有する従来技術のメモリデバイスのブロック図を示す。 ３Ｄ ＮＡＮＤメモリデバイスの形式における図１の従来技術のメモリアレイの概略図を示す。 Ｘ〜Ｘ´方向における図２の従来技術の３Ｄ ＮＡＮＤメモリデバイスの断面図を示す。 従来技術のＮＡＮＤメモリアレイの概略図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 図６の線Ａ〜Ａに沿った上面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 図１３の線Ａ〜Ａに沿った上面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。
幾つかの実施形態は、酸窒化ケイ素を含む電荷阻止領域を有するメモリセルを含む。電荷阻止領域は二酸化ケイ素を付加的に含み得る。幾つかの実施形態は、垂直方向に積み重ねられたメモリセルを有するメモリアレイ（例えば、ＮＡＮＤメモリアレイ）を含む。メモリセルは、酸窒化ケイ素を含む電荷阻止領域を含み得る。メモリセルは電荷蓄積領域をも含み、垂直方向に積み重ねられた電荷蓄積領域は、絶縁材料の介在領域によって相互から離隔される。幾つかの実施形態は、メモリセル及びメモリアレイを形成する方法を含む。例示的な方法は、図５〜図１６を参照しながら説明され、例示的なアーキテクチャは、図１６を参照しながら説明される。
図５を参照すると、構築物（すなわち、アセンブリ、アーキテクチャ等）１０は、交互の第１及び第２のレベル１４及び１６のスタック１２を含む。第１のレベル１４は第１の材料１８を含み、第２のレベル１６は第２の材料２０を含む。第１の材料１８は犠牲材料（例えば、窒化ケイ素）であり得、第２の材料２０は絶縁材料（例えば、二酸化ケイ素）であり得る。
レベル１４及び１６は、任意の適切な厚さのものであり得、相互に同じ厚さであり得、又は相互に異なる厚さであり得る。幾つかの実施形態では、レベル１４及び１６は、約１０ナノメートル（ｎｍ）から約４００ｎｍまでの範囲内の垂直方向の厚さを有し得る。幾つかの実施形態では、第１のレベル１４は、第２のレベル１６よりも厚くてもよい。実例として、幾つかの実施形態では、第１のレベル１４は、約２０ｎｍから約４０ｎｍまでの範囲内の厚さを有し得、第２のレベル１６は、約１５ｎｍから約３０ｎｍまでの範囲内の厚さを有し得る。
第１のレベル１４の犠牲材料１８の内の幾らかは、メモリセルのゲートの導電材料と最終的には置き換えられる。それに応じて、レベル１４は、ＮＡＮＤ構成のメモリセルレベルに最終的には対応し得る。ＮＡＮＤ構成は、メモリセルのストリング（すなわち、ＮＡＮＤストリング）を含むであろうし、該ストリング内のメモリセルの数は、垂直方向に積み重ねられたレベル１４の数によって決定される。ＮＡＮＤストリングは、任意の適切な数のメモリセルレベルを含み得る。実例として、ＮＡＮＤストリングは、８つのメモリセルレベル、１６個のメモリセルレベル、３２個のメモリセルレベル、６４個のメモリセルレベル、５１２個のメモリセルレベル、１０２４個のメモリセルレベル等を有し得る。垂直方向のスタック１２は、図５の図に具体的に説明されたものよりも多くの垂直方向に積み重ねられたレベルがあり得ることを指し示すために、該スタックの説明される領域を越えて外側に拡張するように示されている。
スタック１２は、基部２２の上方に支持されるように示されている。基部２２は、半導体材料を含み得、例えば、単結晶シリコンを含み得、単結晶シリコンから本質的に成り得、又は単結晶シリコンから成り得る。基部２２は、半導体基板と称され得る。用語“半導体基板”は、半導体ウエハ（単体、又は他の材料を含むアセンブリの何れか）、及び半導体材料層（単体、又は他の材料を含むアセンブリの何れか）等のバルク半導体材料を含むが、それらに限定されない半導体材料を含む任意の構築物を意味する。用語“基板”は、上で説明した半導体基板を含むが、それらに限定されない任意の支持構造体を指す。幾つかの用途では、基部２２は、集積回路の製作と関連する１つ以上の材料を含む半導体基板に対応し得る。こうした材料は、例えば、耐火金属材料、障壁材料、拡散材料、絶縁材料等の内の１つ以上を含み得る。
スタック１２と基部２２との間にその他のコンポーネント及び材料が提供され得ることを指し示すために、スタック１２と基部２２との間に間隙が提供されている。こうしたその他のコンポーネント及び材料は、スタックの付加的レベル、ソース線レベル、ソース側選択ゲート（ＳＧＳ）等を含み得る。
図６を参照すると、スタック１２を通じて開口部２４が形成される。開口部は、メモリアレイの垂直方向に積み重ねられたメモリセルと関連付けられたチャネル材料ピラーを製作するのに最終的には利用され、幾つかの実施形態では、ピラー開口部と称され得る。開口部２４は、上方から眺めた場合に任意の適切な構成を有し得、幾つかの例示的な実施形態では、円形、楕円形、多角形等であり得る。図６Ａは、構築物１０の説明される領域の最上のレベル１６の一部の上面図を示し、上方から眺めた場合に開口部２４が円形の形状をする例示的な構成を説明する。幾つかの実施形態では、開口部２４は、後の工程段階で形成されるその他の開口部から区別するために、第１の開口部と称され得る。
図７を参照すると、第１のレベル１４の材料１８は、間隙（すなわち、空洞）２６を形成するために、開口部２４に沿って凹部加工される。幾つかの実施形態では、第１のレベル１４の材料１８は、窒化ケイ素を含み得、窒化ケイ素から本質的に成り得、又は窒化ケイ素から成り得、第２のレベル１６の材料２０は、二酸化ケイ素を含み得、二酸化ケイ素から本質的に成り得、又は二酸化ケイ素から成り得る。こうした実施形態では、材料１８は、リン酸を利用して材料２０に対して選択的にエッチングされ得る。用語“選択的にエッチング”とは、ある材料が別の材料よりも速く除去されることを意味し、ある材料が別の材料に対して１００％選択されるエッチング処理を非限定的に含む。示される実施形態では、材料１８の前面は、図７の処理段階では湾曲し、凹型である。他の実施形態では、こうした前面は、凸型、直線、又は、その他の適切な形状であり得る。
間隙２６は、第２のレベル１６の材料２０の区域２８の間に垂直方向にある。幾つかの実施形態では、材料２０の区域２８はレッジ２８と称され得る。レッジ２８は、間隙２６の上方及び下方にある。
レッジ２８は、上（すなわち、最上）面２９、下（すなわち、底）面３１、及び側壁面３３を有する。側壁面３３は、開口部２４に沿い、上及び底の面２９及び３１の間に拡張する。
図８を参照すると、間隙２６に沿った第１のレベル１４の縁は、電荷阻止領域３０を形成するために酸化される。幾つかの実施形態では、材料１８は、窒化ケイ素を含み、窒化ケイ素から本質的に成り、又は窒化ケイ素から成る。こうした材料１８の酸化は、少なくとも約７００℃（少なくとも約７００℃であることに限定されず、所望の電気的及び／又はその他の特性を適切な酸化条件が達成するならばより低くてもよい）の温度を利用し得、プラズマ及び蒸気の内の一方又は両方を含んでもよく、含まなくてもよい。蒸気が利用される場合、工程は、ｉｎ ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎ（ＩＳＳＧ）を含み得る。説明される実施形態では、酸化は、２つの異なる材料３２及び３４を含むように電荷阻止領域３０を形成し、該材料の間の境界は、破線３５を用いて図的に説明されている。材料３２は、酸窒化ケイ素を含み得、酸窒化ケイ素から本質的に成り得、又は酸窒化ケイ素から成り得、材料３４は、二酸化ケイ素を含み得、二酸化ケイ素から本質的に成り得、又は二酸化ケイ素から成り得る。破線３５は、材料３２と３４との間の境界が酸窒化ケイ素と二酸化ケイ素との間の急峻な界面であり得ること、又は勾配であり得ることを指し示すために利用される。幾つかの実施形態では、電荷阻止領域３０の内の少なくとも一部は、適切な材料（例えば、二酸化ケイ素）の堆積によって形成され得、所望の形状（例えば、図８に示した電荷阻止領域３０の凸状に湾曲した形状に類似の形状、凹状に湾曲した形状、直線形状等）を達成するための適切なエッチングが続く。
電荷阻止領域３０は、間隙２６に沿って垂直方向に拡張し、水平方向の厚さＴ１を有する。こうした水平方向の厚さは、任意の適切な寸法のものであり得、幾つかの実施形態では、約４０オングストローム（Å）から約１５０Åまでの範囲内であり得る。電荷阻止領域の酸窒化ケイ素材料３２は、水平方向の厚さＴ２を有し、電荷阻止領域の二酸化ケイ素材料３４は、水平方向の厚さＴ３を有する。幾つかの実施形態では、水平方向の厚さＴ２は、水平方向の厚さＴ３の少なくとも約２倍であろう。幾つかの実施形態では、水平方向の厚さＴ２は、約２０オングストローム（Å）から約１４０Åまでの範囲内であり、水平方向の厚さＴ３は、約１０Åから約３０Åまでの範囲内であろう。幾つかの実施形態では、水平方向の厚さＴ２及びＴ３は、それらを相互に区別するために第１及び第２の水平方向の厚さと称され得る。
図９を参照すると、電荷蓄積材料３６が開口部２４内に形成される（例えば、開口部内に堆積される）。電荷蓄積材料は、任意の適切な組成物を含み得、幾つかの実施形態では、窒化ケイ素、酸窒化ケイ素、導電ナノドット等の電荷捕獲材料を含み得る。代替的な実施形態（図示せず）では、電荷蓄積材料は浮遊ゲート材料（例えば、多結晶シリコン等）として構成され得る。当業者は、用語“電荷捕獲”を理解し、“電荷捕獲”は、電荷キャリア（例えば、電子又はホール）を可逆的に捕え得るエネルギーウェルを指し得ると理解するであろう。
幾つかの例示的な実施形態では、電荷蓄積材料３６は、窒化ケイ素を含み得、窒化ケイ素から本質的に成り得、又は窒化ケイ素から成り得る。
図１０を参照すると、間隙２６内に材料３６を残しつつ、開口部２４の中央から材料３６を除去するために、電荷蓄積材料３６は適切なエッチングを用いてパターニングされる。材料３６の残存部分は、電荷蓄積領域３８（例えば、電荷捕獲領域）であると目され得る。領域３８は、電荷阻止領域３０に沿ってある。
図１１を参照すると、開口部２４の外周に沿ってトンネリング材料４０、４２、及び４４が形成される。トンネリング材料は、プログラミング動作、消去動作等の間に電荷キャリアがトンネリングするか、さもなければ通過する材料としての機能を果たし得る。幾つかの文脈では、トンネリング材料の内の１つ以上は、ゲート誘電材料と、又は単に誘電材料と称され得る。説明される実施形態では、３つのトンネリング材料が利用される。他の実施形態では、３つよりも少ないトンネリング材料があり得、更に他の実施形態では、３つよりも多いトンネリング材料があり得る。幾つかの実施形態では、トンネリング材料４０、４２、及び４４は、所望の電荷トンネリング特性を有するようにバンドギャップ設計され得る。トンネリング材料４２は、材料４０及び４４とは組成的に異なる。材料４０及び４４は、幾つかの実施形態では組成的に相互に異なり得、他の実施形態では、組成的に相互に同じであり得る。
幾つかの例示的な実施形態では、トンネリング材料４２は窒化ケイ素を含み得、トンネリング材料４０及び４４は二酸化ケイ素を含み得る。幾つかの例示的な実施形態では、トンネリング材料４０は、酸窒化ケイ素及び二酸化ケイ素の内の一方又は両方を含み得、トンネリング材料４２は窒化ケイ素を含み得、トンネリング材料４４は二酸化ケイ素を含み得る。
幾つかの実施形態では、トンネリング材料４０、４２、及び４４は、第１、第２、及び第３のトンネリング材料と夫々称され得る。
第１のトンネリング材料４０は、電荷蓄積材料３６の露出した縁を酸化することによって形成され得る。それに応じて、第１のトンネリング材料４０は、間隙（すなわち、空洞）２６内に完全に含まれる。第１のトンネリング材料４０が間隙２６内に完全に含まれる実施形態では、第１のトンネリング材料４０は、レッジ２８の底面３１に直接接する上面を有し、レッジ２８の最上面２９に直接接する下面を有する。
第２のトンネリング材料４２は、開口部２４の外周縁に沿って垂直方向に拡張し、レッジ２８の側壁縁３３に直接接する。
図１２を参照すると、開口部２４内に、並びにトンネリング材料４０、４２、及び４４に沿ってチャネル材料４６が形成される。説明される実施形態では、チャネル材料４６は、トンネリング材料４４に直接接する。チャネル材料４６は、任意の適切な、適切にドープされた半導体材料を含み得、幾つかの実施形態では、シリコン、ゲルマニウム、ＩＩＩ／Ｖ半導体材料（例えば、リン化ガリウム）等の内の１つ以上を含み得る。
説明される実施形態では、チャネル材料４６は、開口部２４の外周を覆い（line）、絶縁材料４８は、開口部２４の残りの内部領域を充填する。絶縁材料４８は、例えば、二酸化ケイ素等の任意の適切な組成物又は組成物の組み合わせを含み得る。チャネル材料４６の説明される構成は、絶縁材料４８がチャネル構成の“中空”内に提供される中空チャネル構成であると目され得る。他の実施形態では、チャネル材料は、固体ピラーとして構成され得る。
チャネル材料４６は、開口部２４の外周に沿って垂直方向に拡張し、又は、言い換えれば、スタック１２を通じて垂直方向に拡張する。説明される実施形態では、チャネル材料４６は、垂直方向に沿って蛇行する。絶縁性の第２のレベル１６の誘電材料２０に沿ったチャネル材料４６の区域は、（矢印４９を用いて図的に説明されるように）開口部２４に対して内側へ側面において突出し、第１のレベル１４に沿ったチャネル材料４６の区域は、（矢印５１を用いて図的に説明されるように）開口部２４に対して外側へ突出する。
図１３を参照すると、スタック１２を通じて第２の開口部５０が形成される。第２の開口部５０は、材料２０の一部を通じて、及び電荷阻止領域３０を形成するために図８の酸化が利用された後に残存する材料１８の一部を通じて拡張する。
図１３Ａは、構築物１０の説明される領域の最上のレベル１６の一部の上面図を示し、第２の開口部５０がスリット（すなわち、トレンチ）として構成される例示的構成を説明する。
図１４を参照すると、開口部５０の側面に沿って露出された材料１８（図１３）は、空洞５２を残すために除去される。こうした除去は、任意の適切な処理を利用し得、幾つかの実施形態では、湿式エッチングにおいてリン酸を利用し得る。
図１５を参照すると、開口部５０内に誘電障壁材料５４が堆積される。誘電障壁材料５４は、開口部５０の外周縁を覆い、空洞５２の外周縁を覆う。誘電障壁材料５４は、任意の適切な組成物を含み得、幾つかの実施形態では、１つ以上の高比誘電率材料を含み得る（用語、高比誘電率は、二酸化ケイ素の誘電率よりも大きな誘電率を意味する）。誘電障壁材料中に組み込まれ得る例示的な組成物は、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、ケイ酸ハフニウム、ケイ酸ジルコニウム、酸化チタン、酸化ガドリニウム、酸化ニオブ、酸化タンタル等である。
覆われた開口部５０、及び覆われた空洞５２内に導電材料５６及び５８が提供される。導電材料５６及び５８は、例えば、様々な金属（例えば、チタン、タングステン、コバルト、ニッケル、プラチナ、ルテニウム等）、金属含有組成物（例えば、金属シリサイド、金属窒化物、金属炭化物等）、及び／又は導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム等）の内の１つ以上等の任意の適切な電気的伝導性組成物を含み得る。幾つかの実施形態では、導電材料５６は、窒化チタンを含み得、窒化チタンから本質的に成り得、又は窒化チタンから成り得、導電材料５８は、タングステンを含み得、タングステンから本質的に成り得、又はタングステンから成り得る。
図１６を参照すると、空洞５２内に導電材料５６及び５８を残しつつ、開口部５０の中央領域内から導電材料５６及び５８が除去される。続いて、開口部５０の中央領域内に絶縁材料６０が形成される。絶縁材料６０は、任意の適切な組成物を含み得、幾つかの実施形態では、酸化ケイ素を含み得、酸化ケイ素から本質的に成り得、又は酸化ケイ素から成り得る。
示される実施形態では、誘電障壁材料５４は、開口部５０の縁に沿って残存する。他の実施形態では、誘電障壁材料５４は、導電材料５６及び５８を除去するために利用されるエッチングの間に除去され得、したがって、図１６の工程段階と類似の工程段階において空洞５２内に単に残存し得る。
空洞５２内に残存する導電材料５６及び５８は、導電領域６２を共に形成する。説明される導電領域６２は、２つの導電材料（５６及び５８）を含むが、他の実施形態では、類似の導電領域は、唯一の導電材料を含み得、又は３つ以上の導電材料を含み得る。
空洞５２内の導電領域６２の末端部は、導電ゲート６４に対応し得、導電領域６２のその他の部分は、ワード線６６に対応し得る。ワード線はレベル１４に沿い、それに応じて、幾つかの実施形態では、レベル１４はワード線レベルと称され得る。こうしたワード線レベルは、図１６のスタック１２内の絶縁レベル１６と交互になると目され得る。
誘電障壁材料５４、電荷阻止領域３０、電荷蓄積領域３８、トンネリング材料４０、４２、及び４４、並びにチャネル材料４６と共に、導電ゲート６４がメモリセル７０中に組み込まれ得る。こうしたメモリセルは、幾つかの実施形態では、ＮＡＮＤメモリセルであり得る。説明されるメモリセルは、相互に垂直方向に積み重ねられ、ＮＡＮＤストリングの一部であり得る。メモリセル７０は、例えば、図１〜図４を参照しながら上で説明したものと類似のＮＡＮＤメモリアレイ等のメモリアレイに渡って製作され得る実質的に同一の大多数のメモリセルを表すと目され得る（用語“実質的に同一”は、製作及び測定の合理的な許容誤差内で同一であることを意味する）。
動作の間、電荷蓄積領域３８は、メモリセル７０内に情報を蓄積するように構成され得る。個別のメモリセル７０内に蓄積された情報の値（用語“値”は、１ビット又は複数ビットを表す）は、電荷蓄積領域内に蓄積された電荷の量（例えば、電子の数）に基づき得る。個別の電荷蓄積領域３８内の電荷の量は、少なくも部分的に、関連付けられるゲート６４に印加された電圧の値に基づいて、及び／又は関連付けられるチャネル材料４６に印加された電圧の値に基づいて制御され（例えば、増加又は減少し）得る。
トンネリング材料４０、４２、及び４４は、メモリセル７０のトンネリング領域７２を共に形成する。こうしたトンネリング領域は、電荷蓄積領域３８とチャネル材料４６との間の電荷（例えば、電子）の所望のトンネリング（例えば、転送）を可能にするように構成され得る。トンネリング領域７２は、例えば、非限定的に、酸化膜換算膜厚（ＥＯＴ）等の選択された基準を達成するように構成され（すなわち、設計され）得る。ＥＯＴは、代表的な物理的な厚さの観点でトンネリング領域の電気的特性（例えば、静電容量）を定量化する。例えば、ＥＯＴは、リーク電流及び信頼性の考察を無視して、所与の誘電体（例えば、トンネリング領域７２）と同じ静電容量密度を有することが必要であろう理論上の二酸化ケイ素層の厚さとして定義され得る。
電荷阻止領域３０は、電荷蓄積領域３８に隣接し、電荷蓄積領域３８からゲート６４への電荷の流れを阻止するためのメカニズムを提供し得る。誘電障壁材料５４は、電荷阻止領域３０とゲート６４との間に提供され、電荷蓄積領域３８に向かうゲート６４からの電子のバックトンネリングを阻害するために利用され得る。幾つかの実施形態では、誘電障壁材料５４は、メモリセル７０内の誘電障壁領域を形成すると目され得る。
図１６の説明される実施形態では、チャネル材料４６は、図１２を参照しながら上で論じた方法と類似の方法で垂直方向に沿って蛇行する。具体的には、ワード線レベル１４に沿ったチャネル材料４６の領域（すなわち、区域）は、（矢印５１により表されるように）導電ゲート６４に向かって外側へ側面において拡張し、絶縁レベル１６に沿ったチャネル材料４６の領域（すなわち、区域）は、（矢印４９により表されるように）内側へ側面において拡張する。また、説明される実施形態では、導電領域６２は、誘電障壁材料５４に沿い、及び蛇行するチャネル材料４６の外側に拡張する区域にコンフォーマルな、垂直方向の凹面７３を有する。
本明細書で説明される実施形態は、垂直方向に蛇行するチャネル材料４６、湾曲したトンネリング領域７２、湾曲した電荷蓄積領域３６、湾曲した電荷阻止領域３０、湾曲した誘電障壁材料５４、及びゲート領域に沿った湾曲した面７３を形成するために利用され得、それらの全ては図１６に示されている。他の実施形態では、チャネル材料は、実質的に垂直方向に直線であり得、トンネリング領域７２は、実質的に垂直方向に直線であり得、電荷蓄積領域３６は、実質的に垂直方向に直線であり得、電荷阻止領域３０は、実質的に垂直方向に直線であり得、誘電障壁材料５４は、実質的に垂直方向に直線であり得、及び／又はゲート領域に沿った面７３は、実質的に垂直方向に直線であり得る。
説明されるメモリセル７０は、上部メモリセル及び下部メモリセルであると目され得る。上部メモリセルの電荷蓄積領域（すなわち、電荷蓄積構造体）３８は、下部メモリセルの電荷蓄積領域（すなわち、電荷蓄積構造体）３８に垂直方向に隣接すると目され得る。垂直方向に隣接する電荷蓄積領域３８は、絶縁レベル１６の介在領域（すなわち、レッジ）２８によって相互から垂直方向に離隔される。相互からの電荷蓄積領域３８の垂直方向の離隔は、共通のＮＡＮＤストリング内の隣接する電荷蓄積領域間の電荷漏洩を軽減又は防止し得、他のコンポーネント（例えば、隣接する電荷蓄積領域、制御ゲート、チャネル、トンネル酸化物等）との電荷蓄積領域の結合を緩和し得る。こうしたことは、ＮＡＮＤストリングのメモリセルの全てに沿って拡張する連続的な電荷蓄積構造体を有する従来のＮＡＮＤ構成と比較して実質的な改善が可能であり得る。例示的な改善は、耐久性の改善、読み出し／書き込み経費の改善、急速充電利得の改善、急速充電損失の改善、セル間の容量結合の削減等の内の１つ以上を含み得る。
上で論じたアセンブリ及び構造体は、集積回路（用語“集積回路”は、半導体基板により支持された電子回路を意味する）内で利用され得、電子システム中に組み込まれ得る。こうした電子システムは、例えば、メモリモジュール、デバイスドライバ、電力モジュール、通信モデム、プロセッサモジュール、及び特定用途向けモジュール内で使用され得、多層のマルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、表示装置、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業制御システム、航空機等の広範囲のシステムの内の何れかであり得る。
別段の表示がない限り、本明細書で説明される様々な材料、物質、組成物等は、例えば、原子層堆積（ＡＬＤ）、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）等を含む、現在知られているか未だ開発されていない任意の適切な方法論を用いて形成され得る。
用語“誘電（dielectric）”及び“絶縁（insulative）”は、絶縁電気特性を有する材料を説明するために利用され得る。該用語は、この開示では同義語と目される。幾つかの実例における用語“誘電”と、他の実例における用語“絶縁”（又は“電気的絶縁”）との利用は、後続の請求項内の先行詞を簡易にするために、この開示内での言語変異を提供すべきであり得、重要な化学的又は電気的な差異を指し示すために何ら利用されない。
図面中の様々な実施形態の特定の向きは、説明目的のみのためのものであり、幾つかの用途では、該実施形態は、示された向きに対して回転させられ得る。本明細書で提供される説明、及び後続の請求項は、構造体が図面の特定の向きにあるか、それともこうした向きに対して回転させられるか否かに関わらず、様々な機構間の説明される関係を有する任意の構造体に関係する。
添付図の断面図は、図面を平易にするために、別段の表示がない限り、断面の平面内の機構を示すのみであり、断面の平面の背後の材料を示さない。
構造体が別の構造体の“上に（on）”、“隣接して（adjacent）”又は“接して（against）”あるものとして上で言及されている場合、それは、別の構造体の上に直接あり得、又は、介在の構造体も存在し得る。一方、構造体が別の構造体の“直接上に（directly on）”、“直接隣接して（directly adjacent）”又は“直接接して（directly against）”あるものとして言及されている場合、介在の構造体は何ら存在しない。
構造体（例えば、層、材料等）は、下にある基部（例えば、基板）から構造体が概して上方に向かって拡張することを指し示すために“垂直方向に拡張する（extending vertically）”と称され得る。垂直方向に拡張する構造体は、基部の上面に対して実質的に直交して拡張してもよく、又はしなくてもよい。
幾つかの実施形態は、導電ゲートを有し、及び導電ゲートに隣接して電荷阻止領域を有するメモリセルを含む。電荷阻止領域は、酸窒化ケイ素と二酸化ケイ素とを含む。電荷阻止領域に隣接して電荷蓄積領域がある。電荷蓄積領域に隣接してトンネリング材料がある。トンネリング材料に隣接してチャネル材料がある。トンネリング材料は、チャネル材料と電荷蓄積領域との間にある。
幾つかの実施形態は、交互の絶縁レベル及びワード線レベルの垂直方向のスタックを有するアセンブリを含む。ワード線レベルは導電領域を含む。導電領域に沿って電荷蓄積領域がある。電荷蓄積領域と導電領域との間に電荷阻止領域がある。電荷阻止領域は、酸窒化ケイ素に沿って垂直方向に拡張する二酸化ケイ素を含む。二酸化ケイ素は、酸窒化ケイ素と電荷蓄積領域との間にある。
幾つかの実施形態は、交互の絶縁レベル及びワード線レベルの垂直方向のスタックを有するメモリアレイを含む。チャネル材料は、該スタックに沿って垂直方向に拡張する。ワード線レベルは導電領域を含む。導電領域は、間隙によってチャネル材料から離隔される。絶縁レベルは、間隙の少なくとも一部の上方及び下方にレッジを含む。電荷蓄積領域は間隙内にある。電荷蓄積領域は、レッジの介在領域によって相互から垂直方向に離隔される。電荷阻止領域は、間隙内に、及び電荷蓄積領域と導電領域との間にある。電荷阻止領域は、酸窒化ケイ素に沿って垂直方向に拡張する二酸化ケイ素を含む。二酸化ケイ素は、酸窒化ケイ素と電荷蓄積領域との間にある。
幾つかの実施形態は、アセンブリを形成する方法を含む。交互の第１及び第２のレベルのスタックを通じて第１の開口部が形成される。第１のレベルは第１の材料を含み、第２のレベルは第２の材料を含む。第１のレベルの第１の材料は、間隙を形成するために第１の開口部に沿って凹部加工される。間隙は、第２のレベルの第２の材料の区域の間に垂直方向にある。第２のレベルの第２の材料の区域は、間隙の上方及び下方のレッジである。第１のレベルの第１の材料の縁は、第１の材料の残存部分に沿って電荷阻止領域を形成するために、間隙に沿って酸化される。間隙内に、及び電荷阻止領域に沿って電荷捕獲領域が形成される。第１の開口部内に、垂直方向に拡張するトンネリング材料が形成される。トンネリング材料は、第２のレベルの第２の材料の縁に沿って、及び電荷捕獲領域に沿って拡張する。第１の開口部内に、及びトンネリング材料に沿ってチャネル材料が形成される。スタックを通じて第２の開口部が形成され、第２の開口部は、第１の材料の残存部分を通じて拡張する。第１の材料の残存部分は、第２の開口部に沿って空洞を形成するために除去される。空洞内に導電領域が形成される。
本明細書で説明される実施形態は、垂直方向に蛇行するチャネル材料４６、湾曲したトンネリング領域７２、湾曲した電荷蓄積領域３８、湾曲した電荷阻止領域３０、湾曲した誘電障壁材料５４、及びゲート領域に沿った湾曲した面７３を形成するために利用され得、それらの全ては図１６に示されている。他の実施形態では、チャネル材料は、実質的に垂直方向に直線であり得、トンネリング領域７２は、実質的に垂直方向に直線であり得、電荷蓄積領域３８は、実質的に垂直方向に直線であり得、電荷阻止領域３０は、実質的に垂直方向に直線であり得、誘電障壁材料５４は、実質的に垂直方向に直線であり得、及び／又はゲート領域に沿った面７３は、実質的に垂直方向に直線であり得る。

Claims (33)

  1. 導電ゲートと、
    前記導電ゲートに隣接する電荷阻止領域であって、酸窒化ケイ素と二酸化ケイ素とを含む前記電荷阻止領域と、
    前記電荷阻止領域に隣接する電荷蓄積領域と、
    前記電荷蓄積領域に隣接するトンネリング材料と、
    前記トンネリング材料に隣接するチャネル材料であって、前記トンネリング材料は、前記チャネル材料と前記電荷蓄積領域との間にある、前記チャネル材料と
    を含む、メモリセル。
  2. 前記電荷阻止領域は、前記導電ゲートに近接して前記酸窒化ケイ素を含み、前記酸窒化ケイ素によって前記導電ゲートから離隔された前記二酸化ケイ素を含む、請求項１に記載のメモリセル。
  3. 前記電荷阻止領域の前記酸窒化ケイ素は、誘電障壁領域に直接接し、前記誘電障壁領域は、前記導電ゲートの導電材料に直接接する、請求項２に記載のメモリセル。
  4. 前記電荷阻止領域の前記二酸化ケイ素は、前記電荷蓄積領域に直接接する、請求項１に記載のメモリセル。
  5. 前記電荷蓄積領域は窒化ケイ素を含み、前記窒化ケイ素は、前記電荷阻止領域の前記二酸化ケイ素に直接接する、請求項１に記載のメモリセル。
  6. 前記電荷阻止領域は、前記導電ゲートと前記電荷蓄積領域との間に約５０Åから約１５０Åまでの範囲内の厚さを有し、前記電荷阻止領域の前記二酸化ケイ素は、前記導電ゲートと前記電荷蓄積領域との間に約１０Åから約３０Åまでの範囲内の厚さを有する、請求項１に記載のメモリセル。
  7. 交互の絶縁レベル及びワード線レベルの垂直方向のスタックであって、前記ワード線レベルは導電領域を含む、前記スタックと、
    前記導電領域に隣接する電荷蓄積領域と、
    前記電荷蓄積領域と前記導電領域との間の電荷阻止領域であって、前記電荷阻止領域は、酸窒化ケイ素に沿って垂直方向に拡張する二酸化ケイ素を含み、前記二酸化ケイ素は、前記酸窒化ケイ素と前記電荷蓄積領域との間にある、前記電荷阻止領域と
    を含む、アセンブリ。
  8. 前記スタックに沿って垂直方向に拡張するチャネル材料を含み、前記電荷蓄積領域は、前記導電領域と前記チャネル材料との間にある、請求項７に記載のアセンブリ。
  9. 前記チャネル材料は、前記垂直方向に沿って蛇行し、前記絶縁レベルに沿った前記チャネル材料の区域は内側へ突出し、前記導電レベルに沿った前記チャネル材料の区域は外側へ突出する、請求項８に記載のアセンブリ。
  10. 前記導電領域は、垂直方向の凹面を有する、請求項９に記載のアセンブリ。
  11. 前記電荷蓄積領域は、前記導電領域に沿った構造体として構成され、前記構造体は、前記絶縁レベルの介在領域によって相互から垂直方向に離隔される、請求項７に記載のアセンブリ。
  12. 前記導電領域と前記電荷阻止領域の前記酸窒化ケイ素との間に誘電障壁領域を含む、請求項７に記載のアセンブリ。
  13. 前記電荷阻止領域の前記酸窒化ケイ素は、前記電荷阻止領域の前記二酸化ケイ素と前記電荷蓄積領域との間に厚さを有し、前記厚さは、約２０Åから約１４０Åまでの範囲内である、請求項７に記載のアセンブリ。
  14. 交互の絶縁レベル及びワード線レベルの垂直方向のスタックと、
    前記スタックに沿って垂直方向に拡張するチャネル材料と、
    導電領域を含む前記ワード線レベルであって、前記導電領域は間隙によって前記チャネル材料から離隔される、前記ワード線レベルと、
    前記間隙の少なくとも一部の上方及び下方にレッジを含む前記絶縁レベルと、
    前記間隙内の電荷蓄積領域であって、前記レッジの介在領域によって相互から垂直方向に離隔される前記電荷蓄積領域と、
    前記間隙内の、前記電荷蓄積領域と前記導電領域との間の電荷阻止領域であって、前記電荷阻止領域は、酸窒化ケイ素に沿って垂直方向に拡張する二酸化ケイ素を含み、前記二酸化ケイ素は、前記酸窒化ケイ素と前記電荷蓄積領域との間にある、前記電荷阻止領域と
    を含む、メモリアレイ。
  15. 前記チャネル材料は、前記垂直方向に沿って蛇行し、前記絶縁レベルに沿った前記チャネル材料の区域は内側に突出し、前記導電レベルに沿った前記チャネル材料の区域は外側に突出する、請求項１４に記載のメモリアレイ。
  16. 前記導電領域は、垂直方向の凹面を有する、請求項１５に記載のメモリアレイ。
  17. 前記電荷蓄積領域は窒化ケイ素を含む、請求項１４に記載のメモリアレイ。
  18. 前記電荷阻止領域の前記酸窒化ケイ素は第１の水平方向の厚さを有し、前記電荷阻止領域の前記二酸化ケイ素は第２の水平方向の厚さを有し、前記第１の水平方向の厚さは、前記第１の水平方向の厚さの少なくとも約２倍である、請求項１４に記載のメモリアレイ。
  19. 前記チャネル材料に沿ってトンネリング材料が拡張し、絶縁性の前記レッジは、前記トンネリング材料に直接接する、請求項１４に記載のメモリアレイ。
  20. 前記トンネリング材料は第１のトンネリング材料であり、前記第１のトンネリング材料は、前記電荷蓄積材料に隣接し、前記レッジの最上面及び底面に直接接する、請求項１４に記載のメモリアレイ。
  21. 前記レッジの各々は、前記レッジの前記最上面と前記底面との間に拡張する側壁面を有し、前記第１のトンネリング材料と前記チャネル材料との間に第２のトンネリング材料を含み、前記第２のトンネリング材料は、前記チャネル材料に沿って垂直方向に拡張し、前記レッジの側壁面に直接接する、請求項２０に記載のメモリアレイ。
  22. 前記第２のトンネリング材料と前記チャネル材料との間に第３のトンネリング材料を含む、請求項２１に記載のメモリアレイ。
  23. 交互の第１及び第２のレベルのスタックを通じて第１の開口部を形成することであって、前記第１のレベルは第１の材料を含み、前記第２のレベルは第２の材料を含むことと、
    間隙を形成するために前記第１の開口部に沿って前記第１のレベルの前記第１の材料を凹部加工することであって、前記間隙は、前記第２のレベルの前記第２の材料の区域の間に垂直方向にあり、前記第２のレベルの前記第２の材料の前記区域は、前記間隙の上方及び下方のレッジであることと、
    前記第１の材料の残存部分に沿って電荷阻止領域を形成するために、前記間隙に沿って前記第１のレベルの前記第１の材料の縁を酸化することと、
    前記間隙内に、及び前記電荷阻止領域に沿って電荷捕獲領域を形成することと、
    前記第１の開口部内に、垂直方向に拡張するトンネリング材料を形成することであって、前記トンネリング材料は、前記第２のレベルの前記第２の材料の縁に沿って、及び前記電荷捕獲領域に沿って拡張することと、
    前記第１の開口部内に、及び前記トンネリング材料に隣接してチャネル材料を形成することと、
    前記スタックを通じて第２の開口部を形成することであって、前記第２の開口部は、前記第１の材料の前記残存部分を通じて拡張することと、
    前記第２の開口部に沿って空洞を形成するために、前記第１の材料の前記残存部分を除去することと、
    前記空洞内に導電領域を形成することと
    を含む、アセンブリを形成する方法。
  24. 前記酸化することは、ｉｎ ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎを利用する、請求項２３に記載の方法。
  25. 前記酸化することは、プラズマを利用する、請求項２３に記載の方法。
  26. 前記第１の材料は窒化ケイ素を含み、前記第２の材料は二酸化ケイ素を含む、請求項２３に記載の方法。
  27. 前記第１の材料は窒化ケイ素を含み、前記電荷阻止領域は酸窒化ケイ素を含む、請求項２３に記載の方法。
  28. 前記電荷阻止領域は二酸化ケイ素をも含む、請求項２７に記載の方法。
  29. 前記電荷阻止領域の前記酸窒化ケイ素は第１の水平方向の厚さを有し、前記電荷阻止領域の前記二酸化ケイ素は第２の水平方向の厚さを有し、前記第１の水平方向の厚さは、前記第１の水平方向の厚さの少なくとも約２倍である、請求項２８に記載の方法。
  30. 前記電荷阻止領域の前記酸窒化ケイ素は、約２０Åから約１４０Åまでの範囲内の水平方向の厚さを有し、前記電荷阻止領域の前記二酸化ケイ素は、約１０Åから約３０Åまでの範囲内の水平方向の厚さを有する、請求項２８に記載の方法。
  31. 前記チャネル材料は、垂直方向に沿って蛇行し、前記第２のレベルに沿った前記チャネル材料の区域は、前記第１の開口部に対して内側へ側面において突出し、前記第１のレベルに沿った前記チャネル材料の区域は、前記第１の開口部に対して外側へ側面において突出する、請求項２３に記載の方法。
  32. 前記トンネリング材料は第２のトンネリング材料であり、前記電荷捕獲領域の縁に沿って第１のトンネリング材料を形成することを更に含み、前記第１のトンネリング材料は、前記間隙内にのみあり、前記第２のトンネリング材料は、前記第１のトンネリング材料と前記チャネル材料との間にあり、前記第２のトンネリング材料は、前記第１のトンネリング材料とは組成的に異なる、請求項２３に記載の方法。
  33. 前記第２のトンネリング材料に沿って第３のトンネリング材料を形成することを更に含み、前記第３のトンネリング材料は、前記第２のトンネリング材料と前記チャネル材料との間にあり、前記第３のトンネリング材料は前記第２のトンネリング材料とは組成的に異なる、請求項３２に記載の方法。
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