CN111799268B - 存储器阵列及形成集成组合件的方法 - Google Patents

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Abstract

本申请案涉及存储器阵列及形成集成组合件的方法。一些实施例包含一种具有交替绝缘层与字线层的垂直堆叠的存储器阵列。所述字线层具有控制栅极区内的导电端子端。所述控制栅极区通过包含第一绝缘材料的第一绝缘区彼此垂直间隔。电荷存储材料从所述导电端子端横向向外，且经配置为片段。所述电荷存储材料的所述片段经布置在彼此顶部上且通过包含第二绝缘材料的第二绝缘区彼此垂直间隔。所述第二绝缘材料具有与所述第一绝缘材料不同的介电常数。电荷穿隧材料沿所述堆叠垂直延伸，且邻近电荷俘获材料的所述片段。通道材料沿所述堆叠垂直延伸，且邻近所述电荷穿隧材料。一些实施例包含形成集成组合件的方法。

Description

存储器阵列及形成集成组合件的方法
技术领域
具有布置于垂直间隔的片段中的电荷俘获材料的集成组合件及形成集成组合件的方法。
背景技术
存储器为电子系统提供数据存储。快闪存储器是一种类型的存储器，且在现代计算机及装置中具有众多用途。例如，现代个人计算机可具有存储在快闪存储器芯片上的BIOS。作为另一实例，对计算机及其它装置来说，在固态驱动中利用快闪存储器取代常规硬驱动变得越来越常见。作为又另一实例，快闪存储器在无线电子装置中流行，这是因为其使制造商能够随着新的通信协议变得标准化而支持新的通信协议且提供远程更新装置以增强特征的能力。
NAND可为快闪存储器的基础架构，且可经配置以包括垂直堆叠的存储器单元。
在具体描述NAND之前，更概括地描述存储器阵列在集成布置内的关系可为有帮助的。图1展示现有技术装置1000的框图，现有技术装置1000包含存储器阵列1002，存储器阵列1002具有布置于行及列中的多个存储器单元1003以及存取线1004(例如，传导信号WL0到WLm的字线)及第一数据线1006(例如，传导信号BL0到BLn的位线)。存取线1004及第一数据线1006可用于将信息传送到存储器单元1003及传送来自存储器单元1003的信息。行解码器1007及列解码器1008解码地址线1009上的地址信号A0到AX以确定要存取存储器单元1003中的哪些。感测放大器电路1015操作以确定从存储器单元1003读取的信息值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取的信息值或将写入到存储器单元1003中的信息值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用于控制将对存储器单元1003执行的存储器操作，且利用控制线1020上的信号。装置1000可分别接收第一供应线1030及第二供应线1032上的供应电压信号Vcc及Vss。装置1000包含选择电路1040及输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017响应于信号CSEL1到CSELn以选择第一数据线1006及第二数据线1013上可表示将从存储器单元1003读取的信息值或将编程到存储器单元1003中的信息值的信号。列解码器1008可基于地址线1009上的A0到AX地址信号选择性地激活CSEL1到CSELn信号。选择电路1040可选择第一数据线1006及第二数据线1013上的信号以在读取及编程操作期间提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可为NAND存储器阵列，且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的框图。装置200包括多个电荷存储装置串。在第一方向(Z-Z’)上，每一电荷存储装置串可包括例如彼此上下堆叠的32个电荷存储装置，其中每一电荷存储装置对应于例如32个层(例如层0到层31)中的一者。相应串的电荷存储装置可共享共同通道区，例如形成于相应半导体材料(多晶硅)支柱中的共同通道区，电荷存储装置串围绕所述相应半导体材料支柱形成。在第二方向(X-X’)上，多个串的例如16个第一群组中的每一第一群组可包括共享多个(例如32个)存取线(即，“全局控制栅极(CG)线”，也称为字线WL)的例如8个串。存取线中的每一者可耦合层内的电荷存储装置。当每一电荷存储装置包括能够存储两个信息位的单元时，通过相同存取线(且因此对应于相同层)耦合的电荷存储装置可在逻辑上分组成例如2个页，例如P0/P32、P1/P33、P2/P34，以此类推。在第三方向(Y-Y’)上，多个串的例如8个第二群组中的每一第二群组可包括通过8个数据线中的对应一者耦合的16个串。存储器块的大小可包括1,024个页及总共大约16MB(例如，16个WL x 32个层x 2个位＝1,024个页/块，块大小＝1,024个页x 16KB/页＝16MB)。串、层、存取线、数据线、第一群组、第二群组及/或页的数目可比图2中展示的数目更大或更小。
图3展示X-X’方向上的图2的3D NAND存储器装置200的存储器块300的横截面图，其包含关于图2描述的串的16个第一群组中的一者中的15个电荷存储装置串。存储器块300的多个串可分组到多个子集310、320、330(例如图块列)中，例如图块列I、图块列j及图块列K，其中每一子集(例如图块列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。举例来说，全局SGD线340可经由子SGD驱动器332、334、336中的对应一者耦合到多个(例如三个)子SGD线342、344、346，其中每一子SGD线对应于相应子集(例如图块列)。子SGD驱动器332、334、336中的每一者可独立于其它部分块的串的SGD同时耦合或截断对应部分块(例如图块列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应一者耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如，图块列)。子SGS驱动器322、324、326中的每一者可独立于其它部分块的串的SGS同时耦合或截断对应部分块(例如图块列)的串的SGS。全局存取线(例如全局CG线)350可耦合对应于多个串中的每一者的相应层的电荷存储装置。每一全局CG线(例如全局CG线350)可经由多个子串驱动器312、314及316中的对应一者耦合到多个子存取线(例如子CG线)352、354、356。子串驱动器中的每一者可独立于其它部分块及/或其它层的电荷存储装置同时耦合或截断对应于相应部分块及/或层的电荷存储装置。对应于相应子集(例如部分块)及相应层的电荷存储装置可包括电荷存储装置的“部分层”(例如单个“图块”)。对应于相应子集(例如部分块)的串可耦合到子源极372、374及376(例如“图块源极”)中的对应一者，其中每一子源极耦合到相应电源。
参考图4的示意性说明替代地描述NAND存储器装置200。
存储器阵列200包含字线2021到202N及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮动栅极材料(例如多晶硅)来存储电荷，或可使用电荷俘获材料(例如(举例来说)氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208定位在字线202与串206的相交点处。电荷存储晶体管208表示用于数据存储的非易失性存储器单元。每一NAND串206的电荷存储晶体管208源极到漏极串联连接于源极选择装置(例如源极侧选择栅极SGS)210与漏极选择装置(例如漏极侧选择栅极SGD)212之间。每一源极选择装置210定位在串206与源极选择线214的相交点处，而每一漏极选择装置212定位在串206与漏极选择线215的相交点处。选择装置210及212可为任何合适的存取装置，且在图4中用框大体说明。
每一源极选择装置210的源极连接到共同源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每一漏极选择装置212的漏极在漏极接点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后一电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234及控制栅极236。电荷存储晶体管208使其控制栅极236耦合到字线202。电荷存储晶体管208的一列是耦合到给定位线228的NAND串206内的那些晶体管。电荷存储晶体管208的一行是共同耦合到给定字线202的那些晶体管。
期望开发经改进NAND架构及用于制造NAND架构的经改进方法。
发明内容
在本发明的实施例中，提供一种存储器阵列。所述存储器阵列包括：交替绝缘层与字线层的垂直堆叠；所述字线层包括具有第一端子端的导电字线材料；所述导电字线材料经配置以包含沿所述字线层的导电字线；所述导电字线通过所述绝缘层的中介区彼此垂直间隔；所述绝缘层具有第二端子端；所述第一端子端相对于所述第二端子端横向嵌入使得间隙沿所述第一端子端且垂直地位于所述第二端子端之间；所述绝缘层包括所述第二端子端内的第一绝缘材料，且包括接近所述第二端子端且在所述中介区内的第二绝缘材料；所述第一绝缘材料具有与所述第二绝缘材料不同的介电常数；电荷阻挡材料，其沿所述堆叠垂直延伸；所述电荷阻挡材料邻近所述第一及第二端子端，且给所述间隙加衬层；所述经加衬层间隙内的电荷存储材料；所述电荷存储材料经配置为第一片段，所述第一片段被布置于彼此顶部上的且通过包括所述第二端子端内的所述第一绝缘材料的中介第二片段彼此垂直间隔；电荷穿隧材料，其邻近所述电荷存储材料；及通道材料，其沿所述堆叠垂直延伸且邻近所述电荷穿隧材料。
在本发明的实施例中，提供一种存储器阵列。所述存储器阵列包括：交替绝缘层与字线层的垂直堆叠，所述字线层具有包含所述字线层的导电端子端的控制栅极区；所述控制栅极区通过包括第一绝缘材料的第一绝缘区彼此垂直间隔；电荷存储材料，其从所述导电端子端横向向外；所述电荷存储材料经配置为片段；所述电荷存储材料的所述片段经布置在彼此顶部上且通过包括第二绝缘材料的第二绝缘区彼此垂直间隔；所述第二绝缘材料具有比所述第一绝缘材料更低的介电常数；电荷穿隧材料，其沿所述堆叠垂直延伸；所述电荷穿隧材料邻近电荷俘获材料的所述片段；及通道材料，其沿所述堆叠垂直延伸且邻近所述电荷穿隧材料。
在本发明的实施例中，提供一种形成集成组合件的方法。所述方法包括：形成交替第一层与第二层的垂直堆叠；所述第一层包括第一绝缘材料，且所述第二层包括额外材料；形成延伸穿过所述第一及第二层的开口；在所述开口内且选择性地相对于所述第一层沿所述第二层形成牺牲材料；所述牺牲材料经配置为通过第一凹口彼此垂直间隔的第一片段；所述第一绝缘材料沿所述第一凹口内的内部横向表面暴露；在所述开口内、沿所述牺牲材料且在所述第一凹口内形成第二绝缘材料，所述第二绝缘材料沿所述内部横向表面直接接触所述第一绝缘材料；从沿所述牺牲材料移除所述第二绝缘材料同时留下所述第一凹口内剩余的所述第二绝缘材料；所述第一凹口内剩余的所述第二绝缘材料经配置为通过中介区彼此垂直间隔的第二片段；移除所述牺牲材料以在所述中介区内形成第二凹口；在所述第二凹口内形成电荷存储材料；形成邻近所述电荷存储材料且沿所述第一及第二层垂直延伸的电荷穿隧材料；形成邻近所述电荷穿隧材料且沿所述第一及第二层垂直延伸的通道材料；移除所述第二层的所述额外材料以留下空隙；及在所述空隙内形成导电材料。
附图说明
图1展示具有含存储器单元的存储器阵列的现有技术存储器装置的框图。
图2展示呈3D NAND存储器装置的形式的图1的现有技术存储器阵列的示意图。
图3展示在X-X’方向上的图2的现有技术3D NAND存储器装置的横截面图。
图4是现有技术NAND存储器阵列的示意图。
图5是用于形成实例存储器阵列的实例方法的实例过程阶段处的集成组合件的区的图解横截面侧视图。
图6是展示为处在图5的过程阶段之后的实例过程阶段的图5的集成组合件的区的图解横截面侧视图。
图6A是图6的集成组合件的一部分的图解俯视图。
图7到16是展示为处在图6的过程阶段之后的实例顺序过程阶段的图5的集成组合件的区的图解横截面侧视图。
具体实施方式
NAND存储器单元的操作包括在通道材料与电荷存储材料之间移动电荷。例如，NAND存储器单元的编程可包括将电荷(即，电子)从通道材料移动到电荷存储材料中，且接着将所述电荷存储在电荷存储材料内。NAND存储器单元的擦除可包括将空穴移动到电荷存储材料中以与电荷存储材料中存储的电子重新组合，并借此从电荷存储材料释放电荷。电荷存储材料可包括电荷俘获材料(例如，氮化硅、金属点等)。常规NAND的问题可能是：电荷俘获材料延伸跨存储器阵列的多个存储器单元，且可能会使单元之间的电荷迁移成为可能。存储器单元之间的电荷迁移可能引起数据保持问题。一些实施例包含在存储器单元之间的区中的电荷俘获材料中具有间断的NAND架构；且此类间断可阻碍存储器单元之间的电荷迁移。此类NAND架构的电荷俘获材料可经配置为垂直间隔的片段。在一些实施例中，可在电荷俘获材料的垂直间隔的片段之间提供低k电介质材料(即，具有小于约3.9的介电常数的电介质材料)。
参考图5，构造(即，组合件、架构等)10包含交替第一层14与第二层16的堆叠12。第一层14包括第一材料18，且第二层16包括第二材料20。第一材料18可为绝缘材料(即，二氧化硅)，且第二材料20可用作牺牲材料；且在一些实施例中可包括氮化硅、基本上由氮化硅组成或由氮化硅组成。在一些实施例中，材料18及20可分别称为第一材料及额外材料。
层14及16可为任何合适的厚度；且可为彼此相同的厚度，或可为相对于彼此不同的厚度。在一些实施例中，层14及16可具有在从大约10纳米(nm)到大约400nm的范围内的垂直厚度。在一些实施例中，第二层16可比第一层14更厚。例如，在一些实施例中，第二层16可具有在从大约20nm到大约40nm的范围内的厚度，且第一层14可具有在从大约15纳米到大约30nm的范围内的厚度。
第二层16的牺牲材料20的部分最终由存储器单元栅极的导电材料取代。因此，层16可最终对应于NAND配置的存储器单元层(在本文也称为字线层)。NAND配置将包含存储器单元串(即，NAND串)，其中串中的存储器单元的数目由垂直堆叠层16的数目确定。NAND串可包括任何合适数目个存储器单元层。例如，NAND串可具有8个存储器单元层、16个存储器单元层、32个存储器单元层、64个存储器单元层、512个存储器单元层、1024个存储器单元层等。展示垂直堆叠12向上延伸超过所述堆叠的所说明区以指示可能存在比图5的图中具体说明的垂直堆叠的层更多的垂直堆叠的层。
展示堆叠12支撑于基底22之上。基底22可包括半导体材料；且可例如包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底22可称为半导体衬底。术语“半导体衬底”意味着包括半导电材料的任何构造，包含(但不限于)块状半导电材料，例如半导电晶片(单独或在以包括其它材料的组合件)及半导电材料层(单独或以包括其它材料的组合件)。术语“衬底”是指任何支撑结构，包含(但不限于)上文描述的半导体衬底。在一些申请案中，基底22可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多者。
在堆叠12与基底22之间设置间隙以指示可在堆叠12与基底22之间提供其它组件及材料。此类其它组件及材料可包括所述堆叠的额外层、源极线层、源极侧选择栅极(SGS)等。
参考图6，形成穿过堆叠12的开口，其中此开口延伸穿过第一层14及第二层16。开口最终用于制造与存储器阵列的垂直堆叠的存储器单元相关联的通道材料支柱，且在一些实施例中可称为支柱开口。当从上方观察时，开口24可具有任何合适的配置；且在一些实例实施例中可为圆形、椭圆形、多边形等。图6A展示构造10的所说明区的顶部层14的一部分的俯视图，且说明其中当从上方观察时开口24是圆形形状的实例配置。所述开口可代表在存储器阵列的制造期间穿过堆叠12形成的大量基本上相同的开口(其中术语“基本上相同”意味着在合理的制造及测量公差内相同)。
材料18及20分别具有表面19及21，其沿开口24的侧壁暴露。
参考图7，在开口24内且选择性地相对于第一层14沿第二层16(即，选择性地相对于材料18的表面19沿材料20的表面21)形成材料26。材料26经配置为片段28，其中此类片段通过凹口30彼此垂直间隔。材料26可包括任何合适的组合物；且在一些实施例中可包括氮化硅或多晶半导体材料(例如多晶硅)、基本上由氮化硅或多晶半导体材料(例如多晶硅)组成或由氮化硅或多晶半导体材料(例如多晶硅)组成。材料26的多晶硅可呈经掺杂配置或呈未经掺杂配置(通常对应于固有经掺杂配置)。在一些实施例中，稍微移除部分或全部材料26，且因此部分或全部材料26是牺牲材料。
可利用任何合适的处理相对于第二层14沿第一层16选择性地形成材料26。在一些实施例中，可相对于第二材料20沿第一材料18选择性地形成妨碍材料(在本文也称为中毒材料)以阻止材料26沿第一材料18的表面的后续形成，且接着，可通过合适的沉积工艺(例如，原子层沉积、化学气相沉积等)形成材料26。所述妨碍材料可包括任何合适的组合物；且在一些实施例中可包括N,N二甲基氨基三甲基硅烷、双(N,N-二甲基氨基)二甲基硅烷、乙二胺、1-三甲基甲硅烷基吡咯烷、1-三甲基甲硅烷基吡咯、3,5-二甲基-1-三甲基甲硅烷基及R1-(C-OH)-R2中的一或多者；其中R1及R2是有机基团。
在一些实施例中，在提供妨碍材料(未展示)及形成材料26之前利用清理步骤处置绝缘材料18(例如二氧化硅)的表面。清理步骤可利用例如氟化铵。清理步骤可使第一绝缘材料18的暴露表面19凹进，如展示。
绝缘材料18可被认为是沿凹口30的内部横向表面暴露；其中凹口30的此类内部横向表面对应于暴露表面19。
材料26可经形成到任何合适的厚度；且在一些实施例中可经形成到在从大约5纳米(nm)到大约20nm的范围内的厚度；例如(举例来说)在从大约8nm到大约10nm的范围内的厚度。
参考图8，在开口24内、沿材料26且在凹口30内形成绝缘材料32。在一些实施例中，绝缘材料18及32中的一者可称为第一绝缘材料，而另一者称为第二绝缘材料，使得材料18及32可相对于彼此区别开。术语“第一”及“第二”的利用是任意的。在一些实施例中，材料18称为第一绝缘材料，而材料32称为第二绝缘材料，且在其它实施例中，材料32称为第一绝缘材料，而材料18称为第二绝缘材料。
绝缘材料32沿凹口30的内部横向表面19直接接触绝缘材料18。
绝缘材料32可包括任何合适的组合物。在一些实施例中，绝缘材料32可包括与绝缘材料18相同的组合物(例如，两者都可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成)。在其它实施例中，绝缘材料32可包括与绝缘材料18不同的组合物。例如，绝缘材料32可具有与绝缘材料18不同的介电常数。在一些实施例中，绝缘材料32包括比绝缘材料18更高的介电常数。在此类实施例中，绝缘材料32可包括氧化铝、氧化锆及氧化铪中的一或多者，而绝缘材料18包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。在一些实施例中，绝缘材料32包括比绝缘材料18更低的介电常数。在此类实施例中，绝缘材料18及32两者都可包括二氧化硅；但材料32的二氧化硅可比材料18的二氧化硅更多孔(即，具有比材料18的二氧化硅更低的密度)，及/或可包括碳、氮及硼中的一或多者(例如，可对应于掺杂碳的二氧化硅)。在一些实施例中，材料18可包括具有大约3.9的介电常数的二氧化硅，且材料32可包括具有小于3.9的介电常数的含二氧化硅的组合物。
参考图9，从沿材料26移除绝缘材料32，同时留下凹口30内的绝缘材料32。图9的过程阶段处剩余的绝缘材料32经配置为片段34。片段34通过中介区36彼此垂直间隔。
在一些实施例中，片段28及34可分别称为第一及第二片段以彼此区分开此类片段。
参考图10，移除材料26(图9)以在中介区36内形成凹口38。在一些实施例中，凹口38可称为第二凹口以区分其与上文参考图7描述的第一凹口30。
在所说明的实施例中，移除全部材料26(图9)以暴露空腔38内的材料20的表面21。在其它实施例中，可移除材料26(图9)的仅一部分以形成空腔38。在又其它实施例中，可移除全部材料26(图9)，且也可移除部分材料20以形成空腔38。
参考图11，形成沿第一层14及第二层16垂直延伸的电荷阻挡材料40。电荷阻挡材料在凹口38内延伸，且给凹口38加衬层。在所说明的实施例中，电荷阻挡材料40沿波状垂直路径，所述波状垂直路径沿片段34且在凹口38内共形延伸。
电荷阻挡材料40可包括任何合适的组合物；且在一些实施例中可包括二氧化硅及/或一或多种高k材料(例如，氧化铝、氧化锆、氧化铪等)、基本上由二氧化硅及/或一或多种高k材料(例如，氧化铝、氧化锆、氧化铪等)组成或由二氧化硅及/或一或多种高k材料(例如，氧化铝、氧化锆、氧化铪等)组成；其中术语“高k”意味着比二氧化硅的介电常数更大的介电常数。
参考图12，形成沿片段34且在经加衬层凹口38内延伸的电荷存储材料42。
电荷存储材料42可包括任何合适的组成物。在一些实施例中，电荷存储材料42可包括电荷俘获材料，例如二氧化硅、氮氧化硅、导电纳米点等。例如，在一些实施例中，电荷存储材料42可包括氮化硅、基本上由氮化硅组成或由氮化硅组成。在替代实施例中，电荷存储材料42可经配置以包含浮动栅极材料(例如(举例来说)多晶硅)。
参考图13，从片段34之上移除电荷存储材料42，同时留下凹口38内的电荷存储材料42。在图13的处理阶段处开口24具有基本上垂直平面侧壁41，其中此类侧壁41沿电荷存储材料42及电荷阻挡材料40的表面延伸(即，沿第一层14及第二层16垂直延伸)。
参考图14，沿垂直表面41形成穿隧材料(栅极电介质材料、电荷穿隧材料)44，且沿所述穿隧材料形成通道材料46。
穿隧材料44可包括任何合适的组合物。在一些实施例中，穿隧材料44可包括例如二氧化硅、氧化铝、氧化铪、氧化锆等中的一或多者。
通道材料46包括半导体材料；且可包括任何合适的组合物或组合物的组合。例如，通道材料46可包括硅、锗、III/V族半导体材料(例如磷化镓)、半导体氧化物等中的一或多者；其中术语III/V族半导体材料是指包括选自周期表的III及V族的元素的半导体材料(其中III及V族是旧的命名法，且现在称为13及15族)。在一些实施例中，通道材料46可包括硅、基本上由硅组成或由硅组成。
在所说明的实施例中，通道材料46仅部分填充开口24的中心区，且绝缘材料48填充开口24的剩余内部区。绝缘材料48可包括任何合适的组合物或组合物的组合，例如(举例来说)二氧化硅。所说明的通道材料的配置可被认为是包括空心通道配置，这是因为绝缘材料48被提供于呈环状环形通道配置的“空心”内。在其它实施例(未展示)中，通道材料可经配置为实心支柱配置。
值得注意的是，通道材料46是“平坦的”(即，基本上垂直地具有连续厚度，且基本上垂直地笔直)，与波状相反。与一些常规设计的非平坦配置相比，平坦的通道材料可有利地影响串电流。在一些实施例中，图14的通道材料46的配置可称为“平坦配置”。
参考图15，移除材料20(图14)以沿第二层16留下空隙50。此移除可用相对于材料18及40针对材料20是选择性的任何合适的蚀刻来实现。出于解释本发明及之后的权利要求书的目的，如果蚀刻移除第二材料比移除第一材料快，那么蚀刻相对于第一材料针对第二材料是选择性的，其可包含(但不限于)相对于第一材料针对第二材料具有100％选择性的蚀刻。在未展示的处理步骤中，可形成穿过堆叠12(图14)的狭缝以提供对第一及第二层14/16的接达。蚀刻剂可流入到此类狭缝中以移除第二材料20。
参考图16，用电介质势垒材料52给空隙50(图15)加衬层，且接着，在所述空隙内形成导电材料54。
电介质势垒材料52可包括任何合适的组合物。在一些实施例中，电介质势垒材料52可包括高k材料(例如，氧化铝、氧化铪、氧化锆、氧化钽等中的一或多者)。在一些实施例中，电介质势垒材料52可包括氧化铝、基本上由氧化铝组成或由氧化铝组成。
展示导电材料54包括外部区56及内部区(或核心区)58。外部区56包括第一材料60，且内部区58包括第二材料62。材料60及62可包括任何合适的导电组合物；例如(举例来说)各种金属(例如钛、钨、钴、镍、铂、钌等)、含金属组合物(例如金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂的半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，材料60可包括一或多种金属氮化物；且可例如包括氮化钛、基本上由氮化钛组成或由氮化钛组成。在一些实施例中，材料62可包括钨、基本上由钨组成或由钨组成。
字线层16包括导电材料54，且在一些实施例中，此导电材料可称为导电字线材料。
绝缘层14包括绝缘材料18及32。
绝缘层14与字线层16在图16的垂直堆叠12内交替。
导电字线材料54包括端子端55，且绝缘层14包括沿绝缘材料32的边缘的端子端57。在一些实施例中，端子端55及57可分别称为第一端子端及第二端子端。在所说明的实施例中，第一端子端55相对于第二端子端57横向嵌入使得间隙38可被认为是沿第一端子端55且垂直地位于第二端子端57之间。
字线层16包括沿端子端55的栅极(在本文也称为栅极区及控制栅极区)64。在一些实施例中，控制栅极区64可被认为包含导电端子端55(即，端子端55可被认为是在控制栅极区64内)。栅极64并入到存储器单元(例如NAND存储器单元)66中。此类存储器单元可并入到类似于上文参考图1到4描述的NAND存储器阵列的三维NAND存储器阵列70中。阵列70内的存储器单元66可都彼此基本上相同。
字线层16包括接近栅极64的导电字线(在本文也称为字线区)68。
栅极64通过包括绝缘层14的绝缘材料18的绝缘区72彼此垂直间隔。类似地，字线68通过包括绝缘层14的绝缘材料18的中介区74彼此垂直间隔。
绝缘层18包括第二端子端57内的绝缘材料32，且包括接近第二端子端57且在中介区72即74内的绝缘材料18。在一些实施例中，绝缘材料32可被认为包括垂直地位于电荷存储材料42的片段28之间的片段34。片段28可被认为是布置在彼此的顶部上，且通过绝缘材料32的中介片段34彼此垂直间隔。
如上所述，在一些实施例中，绝缘材料18可包括与绝缘材料32不同的介电常数。在一些实施例中，可为有利的是，绝缘材料32包括低k电介质材料(即，具有小于3.9的介电常数的电介质材料)，这是因为此可减轻电荷俘获材料42的垂直间隔的片段28之间的电容耦合。在此类实施例中，绝缘材料32可包括多孔二氧化硅及/或含有碳、氮及硼中的一或多者的二氧化硅。在一些实施例中，绝缘材料18可基本上由二氧化硅组成或由二氧化硅组成，且可具有比低k材料32更高的介电常数。
电荷阻挡材料40沿堆叠12垂直延伸，且沿第一端55及第二端57，且给间隙38加衬层。电荷存储材料42在加衬层间隙38内。在一些实施例中，电荷阻挡材料40可被认为具有波状垂直路径，其沿第一端55及第二端57共形延伸。
电荷穿隧材料44及通道材料46可被认为沿堆叠12垂直延伸，且邻近此堆叠内的层14及16。在一些实施例中，电荷穿隧材料44可被认为沿堆叠12垂直延伸，且具有沿电荷阻挡材料40的区且沿电荷存储材料42延伸的基本上平面垂直路径。
在操作中，电荷存储材料42可经配置以将信息存储于存储器单元66中。个别存储器单元中存储的信息值(其中术语“值”表示一个位或多个位)可基于存储器单元的电荷存储区中存储的电荷量(例如，电子的数目)。个别电荷存储区内的电荷量可至少部分基于施加于相关联栅极64的电压的值及/或基于施加于通道材料46的电压的值来控制(例如，增加或降低)。
穿隧材料44形成存储器单元66的穿隧区。此类穿隧区可经配置以允许所要电荷(电子)在电荷存储材料42与通道材料46之间迁移(运输)。所述穿隧区可经配置(即，经设计制造)以实现所选择的准则，例如(举例来说)(但不限于)等效氧化物厚度(EOT)。所述EOT依据代表性物理厚度量化穿隧区的电气性质(例如电容)。举例来说，EOT可被定义为将需要具有与给定电介质相同的电容密度从而忽略泄露电流及可靠性考虑的理论二氧化硅层的厚度。
电荷阻挡材料40邻近电荷存储材料42，且可提供用以阻挡电荷从电荷存储材料42流动到相关联的栅极64的机构。
电介质势垒材料52提供于电荷阻挡材料40与相关联的栅极64之间，且可用于抑制电荷载体从栅极64朝向电荷存储材料42的反向穿隧。在一些实施例中，电介质势垒材料52可被认为在存储器单元66内形成电介质势垒区。
上文论述的组合件及结构可用于集成电路(其中术语“集成电路”意味着由半导体衬底支持的电子电路)内；且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。电子系统可为广泛范围的系统中的任何者，例如(举例来说)相机、无线装置、显示器、芯片集、机顶盒、游戏机、发光装置、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另外指定，否则本文中描述的各种材料、物质、组合物等可用现在已知或尚待开发的任何合适的方法形成，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”及“绝缘”可用于描述具有绝缘电气性质的材料。所述术语在本发明中被认为是同义的。在一些例子中术语利用“电介质”及在其它例子中利用术语“绝缘”(或“电绝缘”)可能是要在本发明内提供语言变化以简化之后的权利要求书内的前置基础，且不是用于指示任何显著化学或电气差异。
图中的各种实施例的特定定向是仅出于说明性目的，且所述实施例可相对于一些应用中的所展示定向旋转。本文中提供的描述及之后的权利要求书涉及在各种特征之间具有所描述关系的任何结构，无论所述结构是否处于图的特定定向或是否相对于此定向旋转。
除非另外指示，否则随附说明的横截面图仅展示横截面的平面内的特征，且不展示横截面的平面后的材料以便简化图。
当结构被称为“在另一结构上”、“邻近另一结构”或“抵靠另一结构”时，其可能直接在另一结构上或也可能存在中介结构。相比之下，当结构被称为“直接在另一结构上”、“直接邻近另一结构”或“直接抵靠另一结构”时，不存在中介结构。术语“正下方”、“正上方”等不指示直接物理接触(除非另外明确陈述)，而是指示直立对准。
结构(例如，层、材料等)可称为“垂直延伸”以指示所述结构从下伏基底(例如衬底)大体上向上延伸。垂直延伸结构可相对于基底的上表面基本上正交延伸或不正交延伸。
一些实施例包含一种具有交替绝缘层与字线层的垂直堆叠的存储器阵列。所述字线层包含具有第一端子端的导电字线材料。所述导电字线材料经配置以包含沿所述字线层的导电字线。所述导电字线通过所述绝缘层的中介区彼此垂直间隔。所述绝缘层具有第二端子端。所述第一端子端相对于所述第二端子端横向嵌入使得间隙沿所述第一端子端且垂直地位于所述第二端子端之间。所述绝缘层包含所述第二端子端内的第一绝缘材料，且包含接近所述第二端子端且在所述中介区内的第二绝缘材料。所述第一绝缘材料具有与所述第二绝缘材料不同的介电常数。电荷阻挡材料沿所述堆叠垂直延伸，邻近所述第一及第二端子端，且给所述间隙加衬层。所述电荷存储材料经配置为第一片段，所述第一片段被布置于彼此顶部上的且通过包含所述第二端子端内的所述第一绝缘材料的中介第二片段彼此垂直间隔。电荷穿隧材料邻近所述电荷存储材料。通道材料沿所述堆叠垂直延伸且邻近所述电荷穿隧材料。
一些实施例包含一种具有交替绝缘层与字线层的垂直堆叠的存储器阵列。所述字线层具有包含所述字线层的导电端子端的控制栅极区。所述控制栅极区通过包含第一绝缘材料的第一绝缘区彼此垂直间隔。电荷存储材料从所述导电端子端横向向外。所述电荷存储材料经配置为片段。所述电荷存储材料的所述片段经布置在彼此顶部上且通过包含第二绝缘材料的第二绝缘区彼此垂直间隔。所述第二绝缘材料具有比所述第一绝缘材料更低的介电常数。电荷穿隧材料沿所述堆叠垂直延伸且邻近电荷俘获材料的所述片段。通道材料沿所述堆叠垂直延伸且邻近所述电荷穿隧材料。
一些实施例包含一种形成集成组合件的方法。形成交替第一层与第二层的垂直堆叠。所述第一层包括第一绝缘材料，且所述第二层包括额外材料。形成延伸穿过所述第一及第二层的开口。在所述开口内且选择性地相对于所述第一层沿所述第二层形成牺牲材料。所述牺牲材料经配置为通过第一凹口彼此垂直间隔的第一片段。所述第一绝缘材料沿所述第一凹口内的内部横向表面暴露。在所述开口内、沿所述牺牲材料且在所述第一凹口内形成第二绝缘材料。所述第二绝缘材料沿所述内部横向表面直接接触所述第一绝缘材料。从沿所述牺牲材料移除所述第二绝缘材料同时留下所述第一凹口内剩余的所述第二绝缘材料。所述第一凹口内剩余的所述第二绝缘材料经配置为通过中介区彼此垂直间隔的第二片段。移除所述牺牲材料以在所述中介区内形成第二凹口。在所述第二凹口内形成电荷存储材料。电荷穿隧材料邻近所述电荷存储材料形成且沿所述第一及第二层垂直延伸。通道材料邻近所述电荷穿隧材料形成且沿所述第一及第二层垂直延伸。移除所述第二层的额外材料以留下空隙。在所述空隙内形成导电材料。
按照法规，已以关于结构及方法特征或多或少特定的语言描述本文中揭示的标的物。然而，应理解，权利要求书不限于所展示及描述的特定特征，这是因为本文中揭示的意义包括实例实施例。因此权利要求书将被给予如字面措辞的完整范围，且将根据等效物教义适当地解译。

Claims (47)

1.一种存储器阵列，其包括：
交替绝缘层与字线层的垂直堆叠；所述字线层包括具有第一端子端的导电字线材料；所述导电字线材料经配置以包含沿所述字线层的导电字线；所述导电字线通过所述绝缘层的中介区彼此垂直间隔；所述绝缘层具有第二端子端；所述第一端子端相对于所述第二端子端横向嵌入使得间隙沿所述第一端子端且垂直地位于所述第二端子端之间；所述绝缘层包括所述第二端子端内的第一绝缘材料，且包括接近所述第二端子端且在所述中介区内的第二绝缘材料；所述第一绝缘材料具有与所述第二绝缘材料不同的介电常数；
电荷阻挡材料，其沿所述堆叠垂直延伸；所述电荷阻挡材料邻近所述第一及第二端子端，且给所述间隙加衬层；
所述经加衬层间隙内的电荷存储材料；所述电荷存储材料经配置为第一片段，所述第一片段被布置于彼此顶部上的且通过包括所述第二端子端内的所述第一绝缘材料的中介第二片段彼此垂直间隔；
电荷穿隧材料，其邻近所述电荷存储材料；及
通道材料，其沿所述堆叠垂直延伸且邻近所述电荷穿隧材料。
2.根据权利要求1所述的存储器阵列，其中所述第一绝缘材料具有比所述第二绝缘材料更高的介电常数。
3.根据权利要求2所述的存储器阵列，其中所述第二绝缘材料包括二氧化硅。
4.根据权利要求3所述的存储器阵列，其中所述第一绝缘材料包括氧化铝、氧化铪及氧化锆中的一或多者。
5.根据权利要求1所述的存储器阵列，其中所述第一绝缘材料具有比所述第二绝缘材料更低的介电常数。
6.根据权利要求5所述的存储器阵列，其中所述第一及第二绝缘材料包括二氧化硅，其中所述第一绝缘材料比所述第二绝缘材料更多孔。
7.根据权利要求5所述的存储器阵列，其中所述第一绝缘材料包括二氧化硅及碳、氮及硼中的一或多者；且其中所述第二绝缘材料包括二氧化硅。
8.根据权利要求5所述的存储器阵列，其中所述第一绝缘材料包括掺杂碳的二氧化硅，且其中所述第二绝缘材料包括二氧化硅。
9.根据权利要求1所述的存储器阵列，其中所述电荷阻挡材料具有波状垂直路径，其沿所述第一及第二端子端共形延伸。
10.根据权利要求9所述的存储器阵列，其中所述电荷穿隧材料沿所述堆叠垂直延伸；且其中所述电荷穿隧材料具有基本上平面垂直路径，其沿所述电荷阻挡材料的沿所述第二端子端的区延伸，且沿所述电荷存储材料延伸。
11.根据权利要求1所述的存储器阵列，其中所述电荷存储材料是电荷俘获材料。
12.根据权利要求11所述的存储器阵列，其中所述电荷俘获材料包括氮化硅。
13.根据权利要求1所述的存储器阵列，其中所述电荷阻挡材料包括二氧化硅、氧化铝、氧化锆及氧化铪中的一或多者。
14.根据权利要求1所述的存储器阵列，其中所述通道材料是平坦的。
15.根据权利要求1所述的存储器阵列，其包括所述电荷阻挡材料与所述导电字线材料之间的电介质势垒材料。
16.根据权利要求15所述的存储器阵列，其中所述电荷阻挡材料包括二氧化硅，且其中所述电介质势垒材料包括氧化铝。
17.根据权利要求1所述的存储器阵列，其中所述导电字线材料包括含金属核心材料，且包括邻近所述含金属核心材料的金属氮化物。
18.根据权利要求17所述的存储器阵列，其中所述含金属核心材料包括钨，且其中所述金属氮化物包括氮化钛。
19.一种存储器阵列，其包括：
交替绝缘层与字线层的垂直堆叠，所述字线层具有包含所述字线层的导电端子端的控制栅极区；所述控制栅极区通过包括第一绝缘材料的第一绝缘区彼此垂直间隔；
电荷存储材料，其从所述导电端子端横向向外；所述电荷存储材料经配置为片段；所述电荷存储材料的所述片段经布置在彼此顶部上且通过包括第二绝缘材料的第二绝缘区彼此垂直间隔；所述第二绝缘材料具有比所述第一绝缘材料更低的介电常数；
电荷穿隧材料，其沿所述堆叠垂直延伸；所述电荷穿隧材料邻近电荷俘获材料的所述片段；及
通道材料，其沿所述堆叠垂直延伸且邻近所述电荷穿隧材料，其中所述通道材料是平坦的。
20.根据权利要求19所述的存储器阵列，其进一步包括电荷阻挡材料及所述控制栅极区与所述电荷存储材料之间的电介质势垒材料。
21.根据权利要求20所述的存储器阵列，其中所述电荷阻挡材料包括二氧化硅，且其中所述电介质势垒材料包括氧化铝。
22.根据权利要求19所述的存储器阵列，其中所述第一及第二绝缘材料包括二氧化硅，其中所述第二绝缘材料比所述第一绝缘材料更多孔。
23.根据权利要求19所述的存储器阵列，其中所述第二绝缘材料包括二氧化硅及碳、氮及硼中的一或多者；且其中所述第一绝缘材料包括二氧化硅。
24.根据权利要求19所述的存储器阵列，其中所述第二绝缘材料包括掺杂碳的二氧化硅，且其中所述第一绝缘材料包括二氧化硅。
25.根据权利要求19所述的存储器阵列，其中所述电荷存储材料是电荷俘获材料。
26.根据权利要求25所述的存储器阵列，其中所述电荷俘获材料包括氮化硅。
27.一种形成集成组合件的方法，其包括：
形成交替第一层与第二层的垂直堆叠；所述第一层包括第一绝缘材料，且所述第二层包括额外材料；
形成延伸穿过所述第一及第二层的开口；
在所述开口内且选择性地相对于所述第一层沿所述第二层形成牺牲材料；所述牺牲材料经配置为通过第一凹口彼此垂直间隔的第一片段；所述第一绝缘材料沿所述第一凹口内的内部横向表面暴露；
在所述开口内、沿所述牺牲材料且在所述第一凹口内形成第二绝缘材料，所述第二绝缘材料沿所述内部横向表面直接接触所述第一绝缘材料；
从沿所述牺牲材料移除所述第二绝缘材料同时留下所述第一凹口内剩余的所述第二绝缘材料；所述第一凹口内剩余的所述第二绝缘材料经配置为通过中介区彼此垂直间隔的第二片段；
移除所述牺牲材料以在所述中介区内形成第二凹口；
在所述第二凹口内形成电荷存储材料；
形成邻近所述电荷存储材料且沿所述第一及第二层垂直延伸的电荷穿隧材料；
形成邻近所述电荷穿隧材料且沿所述第一及第二层垂直延伸的通道材料；
移除所述第二层的所述额外材料以留下空隙；及
在所述空隙内形成导电材料。
28.根据权利要求27所述的方法，其中所述额外材料包括氮化硅。
29.根据权利要求27所述的方法，其中所述牺牲材料包括多晶硅。
30.根据权利要求27所述的方法，其中所述牺牲材料包括氮化硅。
31.根据权利要求27所述的方法，其中所述第一绝缘材料包括二氧化硅，且所述方法进一步包括在形成所述牺牲材料之前利用清理步骤处置所述第一绝缘材料的表面，所述清理步骤在形成所述牺牲材料之前使所述第一绝缘材料的所述表面凹进；且其中所述内部横向表面对应于所述凹进表面。
32.根据权利要求27所述的方法，其中所述第二绝缘材料包括与所述第一绝缘材料相同的组合物。
33.根据权利要求32所述的方法，其中所述第一及第二绝缘材料两者都包括二氧化硅。
34.根据权利要求27所述的方法，其中所述第二绝缘材料包括与所述第一绝缘材料不同的组合物。
35.根据权利要求27所述的方法，其中所述第二绝缘材料包括比所述第一绝缘材料更高的介电常数。
36.根据权利要求35所述的方法，其中所述第二绝缘材料包括氧化铝、氧化锆及氧化铪中的一或多者；且其中所述第一绝缘材料包括二氧化硅。
37.根据权利要求27所述的方法，其中所述第二绝缘材料包括比所述第一绝缘材料更低的介电常数。
38.根据权利要求37所述的方法，其中所述第一及第二绝缘材料两者都包括二氧化硅。
39.根据权利要求38所述的方法，其中所述第二绝缘材料比所述第一绝缘材料更多孔。
40.根据权利要求38所述的方法，其中所述第二绝缘材料包括与碳、氮及硼中的一或多者组合的所述二氧化硅。
41.根据权利要求38所述的方法，其中所述第二绝缘材料包括掺杂碳的二氧化硅。
42.根据权利要求27所述的方法，其进一步包括：
形成沿所述第一及第二层垂直延伸的电荷阻挡材料，并给所述第二凹口加衬层；且
其中所述电荷存储材料的所述形成在所述经加衬层第二凹口内形成所述电荷存储材料。
43.根据权利要求42所述的方法，其中所述电荷阻挡材料具有波状垂直路径，其沿所述第二片段且在所述第二凹口内共形延伸。
44.根据权利要求27所述的方法，其中所述电荷存储材料是电荷俘获材料。
45.根据权利要求44所述的方法，其中所述电荷俘获材料包括氮化硅。
46.根据权利要求44所述的方法，其包括用氧化铝给所述空隙加衬层，且接着在所述经加衬层空隙内形成所述导电材料。
47.根据权利要求46所述的方法，其中所述导电材料包括沿所述氧化铝的金属氮化物外部区及沿所述金属氮化物外部区的金属核心内部区。
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