CN111968990A - 存储器阵列及形成集成组件的方法 - Google Patents

存储器阵列及形成集成组件的方法 Download PDF

Info

Publication number
CN111968990A
CN111968990A CN202010391450.3A CN202010391450A CN111968990A CN 111968990 A CN111968990 A CN 111968990A CN 202010391450 A CN202010391450 A CN 202010391450A CN 111968990 A CN111968990 A CN 111968990A
Authority
CN
China
Prior art keywords
region
charge storage
level
adjacent
memory array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010391450.3A
Other languages
English (en)
Inventor
S·索尔斯
金柄徹
R·J·希尔
F·H·法布勒盖特
G·S·桑胡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN111968990A publication Critical patent/CN111968990A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请涉及存储器阵列及形成集成组件的方法。一些实施例包含具有交替的绝缘层级和字线层级的垂直堆叠的存储器阵列。沟道材料沿所述堆叠垂直延伸。所述沟道材料包含半导体组合物并且具有与第二区段交替的第一区段。所述第一区段与所述字线层级相邻，并且所述第二区段与所述绝缘层级相邻。所述第一区段具有第一掺杂剂分布，并且所述第二区段具有与所述第一掺杂剂分布不同的第二掺杂剂分布。一些实施例包含形成集成组件的方法。

Description

存储器阵列及形成集成组件的方法
技术领域
本发明涉及具有带交替的不同掺杂剂分布区域的垂直延伸沟道材料的集成组件及形成集成组件的方法。
背景技术
存储器为电子系统提供数据存储。快闪存储器是一种类型的存储器并且在现代计算机和装置中具有多种用途。例如，现代个人计算机可以将BIOS存储在快闪存储器芯片上。作为另一个示例，对于计算机和其它装置而言，在固态驱动器中利用快闪存储器来替代常规的硬盘驱动器变得越来越普遍。作为又一示例，快闪存储器在无线电子装置中很流行，因为它使得制造商能够在它们变得标准化时支持新的通信协议，并提供远程升级装置以增强特征的能力。
NAND可以是快闪存储器的基本架构，并且可以被配置为包括垂直堆叠的存储器单元。
在具体描述NAND之前，更一般地描述集成布置内的存储器阵列的关系可能会有所帮助。图1示出了现有技术装置1000的框图，所述装置1000包含具有以行和列布置的多个存储器单元1003的存储器阵列1002连同访问线1004(例如，用于传导信号的字线WL0至WLm)和第一数据线1006(例如，用于传导信号的位线BL0至BLn)。访问线1004和第一数据线1006可以用于向存储器单元1003和从存储器单元1003传输信息。行解码器1007和列解码器1008对地址线1009上的地址信号A0至AX进行解码以确定要访问哪些存储器单元1003。感测放大器电路1015操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传输信息的值。I/O线1005上的信号DQ0至DQN可以表示从存储器单元1003读取或要写入存储器单元1003的信息的值。其它装置可以通过I/O线1005、地址线1009或控制线1020与装置1000进行通信。存储器控制单元1018用于控制要在存储器单元1003上执行的存储器操作，并且利用控制线1020上的信号。装置1000可以分别在第一电源线1030和第二电源线1032上接收电源电压信号Vcc和Vss。装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040可以经由I/O电路1017对信号CSEL1至CSELn做出响应，以选择第一数据线1006和第二数据线1013上的信号，所述信号可以表示要从存储器单元1003中读取或要被编程到存储器单元1003中的信息的值。列解码器1008可以基于地址线1009上的A0至AX地址信号选择性地激活CSEL1至CSELn信号。选择电路1040可以选择第一数据线1006和第二数据线1013上的信号，以在读取和编程操作期间提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可以是NAND存储器阵列，并且图2示出了可以用于图1的存储器阵列1002的三维NAND存储器装置200的框图。装置200包括多串电荷存储装置。在第一方向(Z-Z')上，每一串电荷存储装置可以包括例如彼此堆叠的三十二个电荷存储装置，其中每个电荷存储装置对应于例如三十二个层级(例如，Tier0至Tier31)中的一个。相应串的电荷存储装置可以共享公共沟道区域，诸如形成在半导体材料(例如，多晶硅)的相应柱中的一个沟道区域，在所述沟道区域周围形成有电荷存储装置的串。在第二方向(X-X')上，例如多个串的十六个第一组中的每个第一组可以包括例如共享多个(例如，三十二个)访问线(即，“全局控制栅极(CG)线”，也称为字线WL)的八个串。访问线中的每一个可以耦合一个层级内的电荷存储装置。当同一访问线(因此对应于同一层级)耦合的电荷存储装置中的每一个包括能够存储两位信息的单元时，每个电荷存储装置可以在逻辑上分组为两个页面，诸如P0/P32、P1/P33、P2/P34等等。在第三方向(Y-Y′)上，例如多个串的八个第二组中的每个第二组可以包括由八个数据线中的一个对应数据线耦合的十六个串。存储器区块的大小可以包括1,024个页面，总共约16MB(例如，16个WL x 32个层级x 2位＝1,024页/区块，区块大小＝1,024页x 16KB/页＝16MB)。串、层级、访问线、数据线、第一组、第二组和/或页面的数量可以大于或小于图2中所示的数量。
图3示出了图2的3D NAND存储器装置200的存储器区块300沿X-X'方向的截面图，包含关于图2描述的十六个第一组串中的一个中的十五串电荷存储装置。可以将多串存储器区块300分组为多个子集310、320、330(例如，图块列)，诸如图块列I、图块列j和图块列K，其中每个子集(例如，图块列)包括存储器区块300的“部分区块”。全局漏极侧选择栅极(SGD)线340可以耦合到多个串的SGD。例如，全局SGD线340可以经由多个(例如，三个)子SGD驱动器332、334、336中的一个对应子SGD驱动器耦合到多个(例如，三个)子SGD线342、344、346，其中每个子SGD线对应于相应子集(例如，图块列)。子SGD驱动器332、334、336中的每一个可以同时耦合或切断对应部分区块(例如，图块列)的串的SGD，这与其它部分区块的串的SGD无关。全局源极侧选择栅极(SGS)线360可以耦合到多个串的SGS。例如，全局SGS线360可以经由多个子SGS驱动器322、324、326中的一个对应子SGS驱动器耦合到多个子SGS线362、364、366，其中每个子SGS线对应于相应子集(例如，图块列)。子SGS驱动器322、324、326中的每一个可以同时耦合或切断对应部分区块(例如，图块列)的串的SGS，这与其它部分区块的串的SGS无关。全局访问线(例如，全局CG线)350可以耦合与多个串中的每一个的相应层级相对应的电荷存储装置。每个全局CG线(例如，全局CG线350)可以经由多个子串驱动器312、314和316中的一个对应子串驱动器耦合到多个子访问线(例如，子CG线)352、354、356。子串驱动器中的每一个可以同时耦合或切断与相应部分区块和/或层级相对应的电荷存储装置，这与其它部分区块和/或其它层级的那些无关。与相应子集(例如，部分区块)和相应层级相对应的电荷存储装置可以包括电荷存储装置的“部分层级”(例如，单个“图块”)。与相应子集(例如，部分区块)相对应的串可以耦合到子源极372、374和376中的一个对应子源极(例如，“图块源”)，其中每个子源极耦合到相应电源。
替代地，参考图4的示意图来描述NAND存储器装置200。
存储器阵列200包含字线2021至202N和位线2281至228M。
存储器阵列200还包含NAND串2061至206M。每个NAND串包含电荷存储晶体管2081至208N。电荷存储晶体管可以使用浮栅材料(例如，多晶硅)来存储电荷，或者可以使用电荷陷获材料(诸如，例如氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202与串206的相交处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每个NAND串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极SGS)210与漏极选择装置(例如，漏极侧选择栅极SGD)212之间进行源极-漏极串联连接。每个源极选择装置210位于串206与源极选择线214的相交处，且每个漏极选择装置212位于串206与漏极选择线215的相交处。选择装置210和212可以是任何合适的访问装置，并且在图4中总体上用框示出。
每个源极选择装置210的源极连接到公共源极线216。每个源极选择装置210的漏极连接到对应的NAND串206的第一电荷存储晶体管208的源极。例如，源极选择装置2101的漏极连接到对应的NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每个漏极选择装置212的漏极在漏极触头处连接到位线(即，数字线)228。例如，漏极选择装置2121的漏极连接到位线2281。每个漏极选择装置212的源极连接到对应的NAND串206的最后一个电荷存储晶体管208的漏极。例如，漏极选择装置2121的源极连接到对应的NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区域234和控制栅极236。电荷存储晶体管208的控制栅极236耦合到字线202。电荷存储晶体管208的列是NAND串206中与给定位线228耦合的那些晶体管。电荷存储晶体管208的行是通常与给定字线202耦合的那些晶体管。
期望开发改进的NAND架构和用于制造NAND架构的改进方法。
发明内容
一方面，本申请提供一种存储器阵列，所述存储器阵列包括：交替的绝缘层级和字线层级的垂直堆叠；以及沿所述堆叠垂直延伸的沟道材料；所述沟道材料包括半导体组合物并且具有与第二区段交替的第一区段；所述第一区段与所述字线层级相邻，而所述第二区段与所述绝缘层级相邻；所述第一区段具有第一掺杂剂分布；并且所述第二区段具有与所述第一掺杂剂分布不同的第二掺杂剂分布。
另一方面，本申请提供一种存储器阵列，所述存储器阵列包括：交替的绝缘层级和字线层级的垂直堆叠；与所述字线层级相邻的电荷阻挡材料；与所述电荷阻挡材料相邻的电荷存储材料；与所述电荷存储材料相邻的电荷穿隧材料；以及沟道材料，其沿所述堆叠垂直延伸并且与所述电荷穿隧材料相邻；所述沟道材料包括半导体组合物；所述半导体组合物具有与所述字线层级相邻的第一区域并且具有与所述绝缘层级相邻的第二区域；所述第一区域具有第一化学配置，而所述第二区域具有与所述第一化学配置不同的第二化学配置。
另一方面，本申请提供一种形成集成组件的方法，所述方法包括：形成交替的第一层级和第二层级的垂直堆叠；所述第一层级包括第一材料，并且所述第二层级包括第二材料；形成延伸穿过所述第一和第二层级的开口；在所述开口内形成第三材料；所述第三材料相对于所述第一层级沿所述第二层级选择性地形成；所述第三材料被配置为第一区段，所述第一区段通过第一凹部彼此垂直间隔开；形成电荷存储材料以沿所述第一和第二层级垂直延伸；所述电荷存储材料具有沿所述第三材料的第一区域并且在所述凹部内具有第二区域；形成电荷穿隧材料，所述电荷穿隧材料与所述电荷存储材料相邻并且沿所述第一和第二层级垂直延伸；形成沟道材料，所述沟道材料与所述电荷穿隧材料相邻并且沿所述第一和第二层级垂直延伸；去除所述第二材料以留下第一空隙；在所述第一空隙内形成导电材料，所述导电材料包括在所述第二层级内延伸的字线；去除所述第一材料以留下第二空隙，所述电荷存储材料的所述第二区域沿所述第二空隙的边缘暴露；以及使蚀刻剂流入所述第二空隙中以去除所述电荷存储材料的所述第二区域；在去除所述电荷存储材料的所述第二区域之后，所述电荷存储材料的所述第一区域保留为第二区段，所述第二区段与所述第二层级相邻并且通过与所述第一层级相邻的间隙彼此垂直间隔开。
附图说明
图1示出了具有带存储器单元的存储器阵列的现有技术存储器的框图。
图2示出了图1的呈3D NAND存储器装置的形式的现有技术存储器阵列的示意图。
图3示出图2的现有技术3D NAND存储器装置的沿X-X'方向的截面图。
图4是现有技术NAND存储器阵列的示意图。
图5是集成组件的区域在用于形成示例性存储器阵列的示例性方法的示例性处理阶段处的示意性截面侧视图。
图6是图5的集成组件的区域的示意性截面侧视图，所述区域是在图5的处理阶段之后的示例性处理阶段处示出的。
图6A是图6的集成组件的一部分的示意性俯视图。
图7至12是图5的集成组件的区域的示意性截面侧视图，所述区域是在图6的处理阶段之后的示例性顺序处理阶段处示出的。
图12A至12C是图12的集成组件的标记为“5”的区域的示意性截面侧视图。
图13是图5的集成组件的区域的示意性截面侧视图，所述区域是在图12的处理阶段之后的示例性处理阶段处示出的。
图13A是图5的集成组件的区域的示意性截面侧视图，所述区域是在图12的处理阶段之后的另一个示例性阶段处示出的。
图14和15是图5的集成组件的区域的示意性截面侧视图，所述区域是在图13的处理阶段之后的示例性顺序处理阶段处示出的。
图16是集成组件的区域在用于形成示例性存储器阵列的示例性方法的示例性处理阶段处的示意性截面侧视图。在一些实施例中，图16的处理阶段可以在图6的处理阶段或图7的处理阶段之后。
图17至24是图16的集成组件的区域的示意性截面侧视图，所述区域是在图16的处理阶段之后的示例性顺序处理阶段处示出的。
图25至29是根据另一个示例性实施例的图16的集成组件的区域的示意性截面侧视图，所述区域是在图23的处理阶段之后的示例性顺序处理阶段处示出的。
具体实施方式
NAND存储器单元的操作包括电荷在沟道材料与电荷存储材料之间移动。例如，NAND存储器单元的编程可以包括将电荷(即，电子)从沟道材料移动到电荷存储材料中，然后将电荷存储在电荷存储材料中。擦除NAND存储器单元可以包括将空穴移动到电荷存储材料中以与存储在电荷存储材料中的电子复合，由此从电荷存储材料中释放电荷。电荷存储材料可以包括电荷陷获材料(例如，氮化硅、金属点等)。常规NAND的问题可能是电荷陷获材料延伸越过存储器阵列的多个存储器单元，并且这可能导致电荷从一个存储器单元迁移到另一个存储器单元。电荷迁移可能会导致数据保留问题。一些实施例包含NAND架构，所述NAND架构在存储器单元之间的区域中的电荷陷获材料中具有断点；并且此类断点可能会妨碍存储器单元之间电荷的迁移。在一些实施例中，沟道材料在电荷陷获材料的区段附近的掺杂剂分布与在区段之间的断点附近的掺杂剂分布不同。可以定制掺杂剂分布以对NAND存储器阵列的NAND存储器单元的性能特性(编程速度、数据保留等)进行改性。示例性实施例参考图5至29进行描述。
参考图5，结构(即，组件、架构等)10包含交替的第一层级14和第二层级16的垂直堆叠12。第一层级14包括第一材料18，并且第二层级16包括第二材料20。第一材料18可以包括例如二氧化硅；并且第二材料20可以包括例如氮化硅。在一些实施例中(下面参考图12A至C描述)，第一层级14可以包括彼此垂直堆叠的两或更多种不同的材料。
层级14和16可以具有任何合适的厚度；并且厚度可以彼此相同，或者可以彼此不同。在一些实施例中，层级14和16可以具有在约10纳米(nm)至约400nm的范围内的垂直厚度。在一些实施例中，第一层级14可以比第二层级16更厚。例如，在一些实施例中，第一层级14可以具有在约20nm至约40nm的范围内的厚度，而第二层级16可以具有在约15nm至约30nm的范围内的厚度。
第二层级16的一些材料20最终被存储器单元栅极的导电材料替代。因此，层级16可以最终对应于NAND配置的存储器单元层级(在本文中也称为字线层级)。NAND配置将包含存储器单元的串(即，NAND串)，其中所述串中的存储器单元的数量由垂直堆叠的层级16的数量确定。NAND串可以包括任何合适数量的存储器单元层级。例如，NAND串可以具有8个存储器单元层级、16存储器单元层级、32个存储器单元层级、64个存储器单元层级、512个存储器单元层级、1024个存储器单元层级等。垂直堆叠12被示为向上延伸超出所述堆叠的所示区域以指示可能存在比图5的图中具体示出的垂直堆叠层级更多的垂直堆叠层级。
堆叠12被示为支撑在基底22上方。基底22可以包括半导体材料；并且可以例如包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底22可以称为半导体衬底。术语“半导电衬底”意指包括半导电材料的任何结构，所述半导电材料包含但不限于诸如半导电晶片(单独地或以包括其它材料的组件的方式)和半导电材料层(单独地或以包括其它材料的组件的方式)之类的块状半导电材料。术语“衬底”是指任何支撑结构，包含但不限于上文描述的半导体衬底。在一些应用中，基底22可以对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可以包含例如难熔金属材料、阻隔性材料、扩散材料、绝缘体材料等中的一或多种。
在堆叠12与基底22之间提供间隙以指示可以在堆叠12与基底22之间提供其它部件和材料。此类其它部件和材料可以包括所述堆叠的其它层、源极线层级、源极侧选择栅极(SGS)等。
参考图6，形成穿过堆叠12的开口24，其中此类开口延伸穿过第一层级14和第二层级16。所述开口最终被用于制造与存储器阵列的垂直堆叠的存储器单元相关联的沟道材料柱，并且在一些实施例中，所述开口可以称为柱开口。当从上方观察时，开口24可以具有任何合适的配置；并且在一些示例性实施例中，可以为圆形、椭圆形、多边形等。图6A示出了结构10的所示区域的顶部层级14的一部分的俯视图，并且示出了其中当从上方观察时开口24为圆形的示例性配置。开口24可以表示在存储器阵列的制造期间形成穿过堆叠12的大量基本相同的开口(其中术语“基本相同”意指在合理的制造和测量公差内相同)。
材料18和20分别具有沿开口24的侧壁暴露的表面19和21。
参考图7，衬里材料26形成在开口24内并且相对于第一层级14沿第二层级16(即，相对于第一材料18的表面19沿第二材料20的表面21选择性地)形成。材料26被配置为区段(或衬里)28，其中此类区段(或衬里)通过凹部30彼此垂直间隔开。材料26可以包括任何合适的组合物；并且在一些实施例中，可以包括氮化硅，基本上由氮化硅组成或由氮化硅组成。
衬里材料26可以利用任何合适的处理相对于第二层级16沿第一层级14选择性地形成。在一些实施例中，可以相对于第二材料20沿第一材料18选择性地形成阻碍材料(在本文中也称为中毒材料)，以阻止随后沿第一材料18的表面形成材料26，然后可以通过适当的沉积工艺(例如，原子层沉积、化学气相沉积等)形成材料26。阻碍材料可以包括任何合适的组合物；并且在一些实施例中，可以包括N,N-二甲基氨基三甲基硅烷、双(N,N-二甲基氨基)二甲基硅烷、乙二胺、1-三甲基甲硅烷基吡咯烷、1-三甲基甲硅烷基吡咯、3,5-二甲基-1-三甲基甲硅烷基以及R1-(C-OH)-R2中的一或多种；其中R1和R2是有机基团。
在一些实施例中，在提供阻碍材料(未示出)并形成材料26之前，利用清洁步骤来处理绝缘材料18(例如，二氧化硅)的表面。
在一些实施例中，衬里材料26和第二材料20都可以包括氮化硅。然而，衬里材料26和第二材料20可以具有不同目的。具体地，可以将衬里材料26氧化以形成电荷阻挡材料(此类氧化在下面参考图8进行讨论)，并且可以去除第二材料20并且用导电字线材料替代(此类去除和替代在下文参考图11和12进行描述)。因此，材料20和26可以具有不同的化学和/或物理性质，即使它们都包括氮化硅。例如，材料20可以形成为相对“软”(例如，低密度)材料，所述材料相对容易通过湿式蚀刻来去除。相反，材料26可以形成为具有较高质量的相对“硬”材料，并且更难以通过湿式蚀刻去除。在一些实施例中，材料20的氮化硅可以通过低温工艺(例如，利用低于约600℃的温度的工艺)形成。在此类实施例中，材料26的氮化硅可以通过原子层沉积(ALD)或任何其它合适的工艺来形成，然后可以利用至少约700℃的温度、持续至少约60秒的持续时间并暴露于可以包括或不包括自由基的附加氮气(例如，叠氮化物、氨水等)而暴露于高温致密化工艺。
衬里材料26可以具有任何合适的厚度T1，并且在一些实施例中，此类厚度可以在约4nm至约8nm的范围内。
参考图8，将衬里材料26(图7)氧化以将其转化为第三材料32(其中术语“第三材料”用于将材料32与第一材料18和第二材料20区分开)。第三材料被配置为区段34，其中此类区段通过中间凹部(间隙)36彼此垂直间隔开。
氮化物26(图7)的氧化可以利用任何合适的处理；包含例如原位蒸气产生(ISSG)、快速热氧化(RTO)等。在一些实施例中，第三材料32可以包括二氧化硅，基本上由二氧化硅组成或由二氧化硅组成。在一些实施例中，如果来自氮化物26(图7)的一些残余氮保留在第三材料32内，则第三材料32可以包括氮氧化硅，基本上由氮氧化硅组成或由氮氧化硅组成。
在所示实施例中，仅材料26(图7)被氧化，而另一种氮化物材料20未被氧化。在其它实施例中，一些材料20可以在材料20抵接材料26的界面附近被氧化。
图8的第三材料32最终用作NAND存储器单元内的电荷阻挡区域。第三材料32可以具有任何合适的厚度T2；诸如，例如在约5nm至约12nm的范围内的厚度。
在图8的所示实施例中，区段34具有方角35。在其它实施例中(下面参考图17描述)，区段34可以具有圆角。
参考图9，电荷存储材料38形成为沿区段34并在凹部36内延伸。电荷存储材料38沿第一层级14和第二层级16垂直延伸。在一些实施例中，可以认为电荷存储材料38包括沿第三材料32的第一区域40，并包括位于凹部36内的第二区域42。电荷存储材料38可以具有任何合适的厚度T3，并且在一些实施例中，可以具有在约4nm至约10nm的范围内的厚度。
电荷存储材料38可以包括任何合适的组合物。在一些实施例中，电荷存储材料38可以包括电荷陷获材料，诸如氮化硅、氮氧化硅、导电纳米点等。例如，在一些实施例中，电荷存储材料38可以包括氮化硅，基本上由氮化硅组成或由氮化硅组成。在替代实施例中，电荷存储材料38可以被配置为包含浮栅材料(例如，多晶硅)。
参考图10，在电荷存储材料38附近形成有穿隧材料(栅极电介质材料、电荷穿隧材料)44，并且在穿隧材料附近形成沟道材料46。穿隧材料44和沟道材料46都沿第一层级14和第二层级16垂直延伸。
穿隧材料44可以具有任何合适的厚度T4，并且在一些实施例中，可以具有在约3nm至约8nm的范围内的厚度。
穿隧材料44可以包括任何合适的组合物。在一些实施例中，穿隧材料44可以包括例如二氧化硅、氮化硅、氮氧化硅、氧化铝、二氧化铪、氧化锆等中的一或多种。可以对穿隧材料44进行带隙工程设计以实现期望的电性质；因此可以包括两或更多种不同材料的组合。
沟道材料46包括半导体材料；并且可以包括任何合适的组合物或组合物的组合。例如，沟道材料46可以包括硅、锗、III/V族半导体材料(例如，磷化镓)、半导体氧化物等中的一或多种；其中术语III/V族半导体材料是指包括选自元素周期表的III和V族的元素的半导体材料(其中III和V族是旧命名法，而现在称为13和15族)。在一些实施例中，沟道材料46可以包括硅，基本上由硅组成或由硅组成。
在所示实施例中，沟道材料46仅部分填充开口24的中心区域，而绝缘材料48填充开口24的其余内部区域。绝缘材料48可以包括任何合适的组合物或组合物的组合；诸如，例如二氧化硅。沟道材料的所示配置可以被认为包括空心沟道配置，因为绝缘材料48以环形环状沟道配置被设置在“空心”中。在其它实施例中(未示出)，沟道材料可以被配置为实心柱配置。
沟道材料46可以具有任何合适的厚度，并且在所示的空心沟道配置中可以具有在约5nm至约12nm的范围内的厚度T5。
参考图11，材料20(图10)被去除以沿第二层级16留下空隙50。可以用相对于材料18和32对材料20有选择性的任何合适的蚀刻来完成此类去除。出于解释本公开和以下权利要求的目的，如果蚀刻比第一材料更快地去除第二材料，则蚀刻相对于第一材料对第二材料是选择性的，所述蚀刻可以包含但不限于相对于第一材料对第二材料的蚀刻100％选择性。在未示出的处理步骤中，可以在图11的处理步骤之前的处理步骤处形成穿过堆叠12的狭缝(未示出)以便提供对第一层级14/第二层级16的访问。蚀刻剂可以流入此类狭缝中以去除材料20。
参考图12，空隙50(图11)用电介质阻挡材料52加衬里，然后在空隙内形成导电材料54。
电介质阻挡材料52可以包括任何合适的组合物。在一些实施例中，电介质阻挡材料52可以包括高k材料(例如，氧化铝、二氧化铪、氧化锆、氧化钽等中的一或多种)。在一些实施例中，电介质阻挡材料52可以包括氧化铝，基本上由氧化铝组成或由氧化铝组成。
导电材料54被示为包括外部区域56和内部区域(或芯部区域)58。外部区域56包括第一材料60，并且内部区域58包括第二材料62。材料60和62可以包括任何合适的导电组合物；诸如，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属的组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多种。在一些实施例中，材料60可以包括一或多种金属氮化物；并且可以例如包括氮化钛，基本上由氮化钛组成或由氮化钛组成。在一些实施例中，材料62可以包括钨，基本上由钨组成或由钨组成。
导电材料54被配置为在第二层级16内延伸的字线66。在一些实施例中，第二层级16可以称为字线层级以反映它们包括字线66。在一些实施例中，导电材料54可以称为导电字线材料以反映其被并入到字线66中。
下一个处理步骤(下面参考图13描述)将去除第一层级14的材料18。在一些实施例中，第一层级14内的材料可以被定制用于特定应用。图12A至12C示出了图12的区域5的分离视图，并且示出了第一层级14内的材料的不同配置。
图12A示出了在层级14内提供均质材料18的配置。材料18可以包括二氧化硅，基本上由二氧化硅组成或由二氧化硅组成。层级14内的单一均质材料将均匀地蚀刻。与其它合适的材料相比，基本上由二氧化硅组成或由二氧化硅组成的材料可以相对缓慢地蚀刻。
图12B示出了在层级14内提供均质材料18的另一种配置。然而，图12B的材料18可以包括掺杂氧化硅(例如，磷掺杂二氧化硅)。掺杂氧化硅可以比纯二氧化硅更快地被蚀刻。
图12C示出了第一材料18夹设在附加材料64的上层膜和下层膜之间的配置。在一些实施例中，材料18可以包括掺杂氧化硅，并且附加材料64可以基本上由二氧化硅组成或由二氧化硅组成。因此，材料18可以被快速蚀刻以沿电介质阻挡材料52留下氧化物64的薄层。
参考图13，材料18(图12)被去除以沿第一层级14留下空隙68。在一些实施例中，图13的空隙68可以称为第二空隙，以将它们与上文参考图11描述的第一空隙50区分开。电荷存储材料38的第二区域42沿空隙68的边缘暴露。
图13示出了图12的材料18是均质的并且全部去除以留下空隙68的实施例。图13A示出了其中在层级14内的材料18是上文参考图12C描述的类型的配置的一部分的替代实施例。因此，材料18被去除以留下空隙68，但是附加材料64保持对空隙68的上边缘和下边缘加衬里。本申请的其余附图涉及在图13的处理阶段之后的实施例。然而，应当理解，类似的实施例可以在图13A的处理阶段之后。
参考图14，示出了在图13之后的处理阶段并且特别是在去除电荷存储材料38的第二区域42(图13)之后的组件10。此类去除可以通过使蚀刻剂流入空隙68中来完成。电荷存储材料的其余第一区域40被配置为区段70。在一些实施例中，区段34(图8)和区段70可以分别称为第一区段和第二区段以将它们彼此区分开。
区段70邻近(或沿)第二层级16，并且通过邻近(或沿)第一层级14的间隙72彼此垂直间隔开。在一些实施例中，间隙72可以称为中间绝缘区域。
图14的组件10可以被认为在堆叠12中包含与绝缘层级14交替的字线层级16。字线层级可以被认为包括栅极区域74，所述栅极区域74靠近电荷存储材料38并且通过电介质阻挡材料52和电荷阻挡材料32与此类电荷存储材料间隔开。沟道材料46的区域与电荷存储材料38相邻，并且通过穿隧材料44与电荷存储材料隔开。栅极区域74与材料52、32、38、44和46一起形成NAND存储器单元76。NAND存储器单元彼此垂直堆叠并且沿字线层级16。
在操作中，电荷存储材料38可以被配置为在存储器单元76中存储信息。存储在单个存储器单元中的信息的值(其中术语“值”表示一位或多位)可以基于存储在存储器单元的电荷存储区中的电荷量(例如，电子数)。可以至少部分地基于施加到相关联的栅极74的电压的值和/或基于施加到沟道材料46的电压的值来控制(例如，增加或减少)在单个电荷存储区域内的电荷量。
穿隧材料44形成存储器单元76的穿隧区域。此类穿隧区域可以被配置为允许电荷(例如，电子)在电荷存储材料38与沟道材料46之间的期望迁移(例如，传送)。穿隧区域可以被配置(即，工程设计)为实现选定准则，诸如，例如但不限于等效氧化物厚度(EOT)。EOT根据典型的物理厚度来量化穿隧区域的电性质(例如，电容)。例如，EOT可以被定义为理论二氧化硅层的厚度，所述理论二氧化硅层需要具有与给定电介质相同的电容密度，而无需考虑泄漏电流和可靠性考虑因素。
电荷阻挡材料32与电荷存储材料38相邻，并且可以提供用于阻挡电荷从电荷存储材料38流到相关联的栅极74的机构。
电介质阻挡材料52设置在电荷阻挡材料32与相关联的栅极74之间，并且可以用于抑制电荷载流子从栅极74向电荷存储材料38的反向穿隧。在一些实施例中，电介质阻挡材料52可以被认为在存储器单元76内形成电介质阻挡区域。
空隙68可以沿绝缘层级14保留在完成的存储器阵列中。替代地，空隙68可以至少部分地填充有一或多种绝缘材料。图15示出了可以在图14的处理阶段之后并且其中空隙68填充有绝缘材料78的处理阶段。此类绝缘材料可以包括任何合适的组合物；并且在一些实施例中，可以包括二氧化硅，基本上由二氧化硅组成或由二氧化硅组成。在一些实施例中，材料78可以称为第四材料以将其与上述的第一材料18、第二材料20和第三材料32区分开。
图7至15的处理形成电荷阻挡材料32的具有基本方角的区段34(例如，在图8中示出)。在其它实施例中，区段34的拐角可以为圆角，这可以改进垂直堆叠的电荷存储区域(例如，图14中所示的垂直堆叠的区段70)之间的垂直分离。图16至24示出了示例性实施例的处理阶段，可以用于形成电荷阻挡材料32的具有圆角而不是图7至15的实施例的方角的区段34。
参考图16，组件10被示为类似于图7的处理阶段。然而，衬里材料26的区段28具有圆角，而不是图7中所示的方角。图16的配置可能由衬里材料26的积极氮化、由蚀刻和/或由任何其它合适的处理所产生。图16的配置可以在图6的处理阶段之后或者可以在图7的处理阶段之后。
参考图17，衬里材料26被氧化以形成第三材料(电荷阻挡材料)32。材料32被配置为通过间隙36彼此垂直间隔开的区段34。在图17的实施例中，区段34由于从具有图16中所示的圆角的衬里材料26生长而具有圆角35。
参考图18，电荷存储材料38形成为沿区段34并在凹部36内延伸。可以利用类似于上文参考图9所描述的处理的处理来沉积图18的电荷存储材料38。电荷存储材料38具有类似于上文参考图9描述的那些区域的第一区域40和第二区域42。
参考图19，在电荷存储材料38附近形成有穿隧材料(栅极电介质材料、电荷穿隧材料)44，并且在穿隧材料附近形成沟道材料46。绝缘材料48邻近沟道材料46设置。可以利用类似于上文参考图10所描述的处理的处理来形成材料44、46和48。
参考图20，材料20(图19)被去除以形成空隙50。可以通过类似于上文参考图11所描述的处理的处理来完成此类去除。
参考21，通过类似于上文参考图12所描述的处理的处理来在空隙50(图20)内形成材料52、60和62。材料60和62可以一起被认为是导电字线材料54。
参考图22，材料18(图21)被去除以沿第一层级14留下空隙68。可以通过上文参考图13描述的处理(或者在替代实施例中，通过上文参考图13A描述的处理)来完成此类去除。电荷存储材料38的第二区域42沿空隙68的边缘暴露。
参考图23，示出了在图22之后的处理阶段并且特别是在去除电荷存储材料38的第二区域42(图22)之后的组件10。可以通过类似于上文参考图14描述的处理来完成此类去除。电荷存储材料36的其余区域(对应于图18的第一区域40的部分)被配置为区段70。区段70邻近(或沿)第二层级16，并且通过邻近(或沿)第一层级14的间隙72彼此垂直间隔开。
图23的组件10可以被认为在堆叠12中包含与绝缘层级14交替的字线层级16。字线层级可以被认为包括栅极区域74，所述栅极区域74靠近电荷存储材料38并且通过电介质阻挡材料52和电荷阻挡材料32与此类电荷存储材料间隔开。栅极区域74与材料52、32、38、44和46一起形成NAND存储器单元76。NAND存储器单元彼此垂直堆叠并且沿字线层级16。
空隙68可以沿绝缘层级14保留在完成的存储器阵列中。替代地，空隙68可以至少部分地填充有一或多种绝缘材料。图24示出了可以在图23的处理阶段之后并且其中空隙68填充有绝缘材料78的处理阶段。
在一些实施例中，图14或23的空隙68可以延伸穿过穿隧材料44以暴露沟道材料46的表面。例如，图25示出了可以在图23的处理阶段之后的处理阶段，并且示出了穿隧材料44的区域被去除以暴露沟道材料46的表面47。
参考图26，空隙68用掺杂半导体材料80加衬里。半导体材料80可以包括任何合适的组合物；并且在一些实施例中，可以包括硅、锗、III/V族半导体材料(例如，磷化镓)、半导体氧化物等中的一或多种，基本上由其组成或由其组成；其中术语III/V族半导体材料指代包括选自元素周期表的III和V族的元素的半导体材料(其中III和V族是旧命名法，而现在称为13和15族)。在一些实施例中，半导体材料80可以包括锗，基本上由锗组成或由锗组成。
掺杂半导体材料80内的掺杂剂可以是任何合适的掺杂剂；并且可以是n型掺杂剂或p型掺杂剂。在一些实施例中，沟道材料46将被掺杂为第一掺杂剂类型(n型或p型)，而掺杂半导体材料80内的掺杂剂将为与沟道材料46内的掺杂剂相反的类型(例如，如果沟道材料为p型，则掺杂半导体材料内的掺杂剂为n型)。在其它实施例中，掺杂半导体材料80内的掺杂剂可以与沟道材料46的掺杂剂类型相同。在一些实施例中，掺杂半导体材料80内的掺杂剂可以包括n型掺杂剂(诸如，例如磷)，基本上由n型掺杂剂或由n型掺杂剂组成。
在图26的处理阶段处，掺杂半导体材料80直接抵靠在沟道材料46的表面47上。
参考图27，掺杂剂从掺杂半导体材料80扩散到沟道材料46的与掺杂半导体材料80相邻(即，与第二空隙68相邻)的区域。在掺杂剂扩散到沟道材料46中之后，沟道材料包括具有第一区段82和第二区段84的半导体组合物。第一区段82沿堆叠12的垂直方向与第二区段84交替。第一区段82沿(邻近)层级16，而第二区段84沿(邻近)层级14。第一区段82包括沟道材料46的原始掺杂剂分布(即，在图26的处理阶段处存在的掺杂剂分布)，而第二区段84包括通过掺杂剂从掺杂材料80到沟道材料46中的扩散而改性的掺杂剂分布。因此，第一区段82可以被认为具有第一掺杂剂分布，而第二区段84可以被认为具有与第一掺杂剂分布不同的第二掺杂剂分布。在一些实施例中，第一区段82可以是相对于第二区段84相反的掺杂剂类型(例如，第一区段82可以是p型，而第二区段84可以是n型，反之亦然)。在其它实施例中，第一区段82和第二区段84可以包括彼此相同的掺杂剂类型，但是第二区段84可以由于附加掺杂剂从掺杂材料80扩散到此类区段中而具有增强的掺杂剂浓度。
与区段82内的掺杂剂分布相比，区段84内的掺杂剂分布的改性可以使得沟道材料46能够被定制用于特定应用。例如，对区段84进行反向掺杂可以缓解垂直相邻的存储器单元之间的串扰，由此改进数据保留。作为另一个示例，增强区段84内的掺杂剂浓度可以提高沿存储器串的数据传输速率(即，处理速度)。
在一些实施例中，掺杂材料80可以包括磷，而沟道材料46的第二区段84可以包括比第一区段82更高的磷浓度。
参考图28，掺杂半导体材料80(图27)被去除以留下具有绝缘层级14和导电层级16的垂直叠层12的配置。导电层级16包括导电字线材料54，并且可以称为导电字线层级66。电荷阻挡材料32与字线层级66相邻，电荷存储材料38与电荷阻挡材料相邻，电荷穿隧材料44与电荷存储材料相邻，并且沟道材料46与堆叠一起垂直延伸并且与电荷穿隧材料相邻。
沟道材料46包括半导体组合物。半导体组合物包括与字线层级16相邻的第一区段82(即，区段82)，并且包括与绝缘层级14相邻的第二区段84(即，区段84)。可以认为第一区段82和第二区段84分别具有第一化学组合物和第二化学组合物；其中第二化学组合物不同于第一化学组合物。在所示实施例中，第一和第二化学配置之间的差异是第一区段82中的掺杂剂分布与第二区段84中的掺杂剂分布不同。在一些实施例中，第二区段84可以具有比第一区段82更高浓度的n型掺杂剂(例如，磷)。在一些实施例中，第一区段82和第二区段84可以是彼此相同的掺杂剂类型(例如，p型或n型)，并且与区域82相比，区域84可以具有增强的掺杂剂浓度。在其它实施例中，第一区段82和第二区段84可以相对于彼此具有相反的掺杂剂类型(例如，一个可以是n型，而另一个可以是p型)。
图28的组件10可以被认为在堆叠12中包含与绝缘层级14交替的字线层级16。字线层级可以被认为包括栅极区域74，所述栅极区域74靠近电荷存储材料38并且通过电介质阻挡材料52和电荷阻挡材料32与此类电荷存储材料间隔开。栅极区域74与材料52、32、38、44和46一起形成NAND存储器单元76。NAND存储器单元彼此垂直堆叠并且沿字线层级16。
图28的空隙68可以沿绝缘层级14保留在完成的存储器阵列中。替代地，空隙68可以至少部分地填充有一或多种绝缘材料。图29示出了可以在图28的处理阶段之后并且其中空隙68填充有绝缘材料78的处理阶段。此类绝缘材料可以包括上文相对于图15描述的任何组合物。
在一些实施例中，与常规配置相比，本文描述的存储器配置的致密包装的材料可以使得此类配置能够按比例缩放以减小间距。
上面讨论的组件和结构可以在集成电路内利用(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；并且可以合并到电子系统中。此类电子系统可以用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块和专用模块中，并且可以包含多层、多芯片模块。电子系统可以是多种系统中的任何一种，诸如，例如相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明装置、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另有说明，否则本文描述的各种材料、物质、组合物等可以通过任何合适的方法来形成，所述方法现在已知或尚待开发，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”和“绝缘”可以用于描述具有绝缘电性质的材料。在本公开中，所述术语被认为是同义词。在一些情况下，术语“电介质”的利用以及在其它情况下术语“绝缘”(或“电绝缘”)的利用可以提供本公开中的语言变化，以简化以下权利要求中的前提基础，并且并非用于指示任何显著的化学或电气差异。
术语“电连接”和“电耦合”都可以在本公开中利用。所述术语被认为是同义词。在一些情况下一个术语的利用以及在其它情况下另一个术语的利用可以在本公开内容中提供语言变化，以简化以下权利要求中的前提基础。
附图中的各个实施例的特定定向仅用于说明目的，并且在一些应用中，所述实施例可以相对于所示定向旋转。本文提供的描述以及以下权利要求涉及具有各种特征之间的所描述关系的任何结构，而不管所述结构是处于附图的特定定向还是相对于此类定向旋转。
除非另外指示，否则附图的截面图仅示出了截面平面内的特征，而没有示出截面平面后面的材料，以便简化附图。
当结构称为在另一种结构“上面”、与另一种结构“相邻”或“抵靠在”另一种结构上面时，它可以直接在另一种结构上面，或者也可以存在中间结构。相反，当结构称为“直接在”另一种结构上面、与另一种结构“直接相邻”或“直接抵靠在”另一种结构上面时，不存在中间结构。术语“直接在...下方”、“直接在...上方”等并不指示直接物理接触(除非另有明确说明)，而是指示直立对齐。
结构(例如，层、材料等)可以称为“垂直延伸”以指示结构通常从下面基底(例如，衬底)向上延伸。垂直延伸结构可以相对于基底的上表面基本正交地延伸，或者可以不正交地延伸。
一些实施例包含具有交替的绝缘层级和字线层级的垂直堆叠的存储器阵列。沟道材料沿所述堆叠垂直延伸。所述沟道材料包含半导体组合物并且具有与第二区段交替的第一区段。所述第一区段与所述字线层级相邻，并且所述第二区段与所述绝缘层级相邻。所述第一区段具有第一掺杂剂分布，而所述第二区段具有与所述第一掺杂剂分布不同的第二掺杂剂分布。
一些实施例包含具有交替的绝缘层级和字线层级的垂直堆叠的存储器阵列。电荷阻挡材料与所述字线层级相邻。电荷存储材料与所述电荷阻挡材料相邻。电荷穿隧材料与所述电荷存储材料相邻。沟道材料沿所述堆叠垂直延伸并且与所述电荷穿隧材料相邻。所述沟道材料包括半导体组合物。所述半导体组合物具有与所述字线层级相邻的第一区域并且具有与所述绝缘层级相邻的第二区域。所述第一区域具有第一化学配置，而所述第二区域具有与所述第一化学配置不同的第二化学配置。
一些实施例包含形成集成组件的方法。形成交替的第一层级和第二层级的垂直堆叠。所述第一层级包括第一材料，并且所述第二层级包括第二材料。形成延伸穿过所述第一和第二层级的开口。在所述开口内形成第三材料。所述第三材料相对于所述第一层级沿所述第二层级选择性地形成。所述第三材料被配置为第一区段，所述第一区段通过第一凹部彼此垂直间隔开。电荷存储材料形成为沿所述第一和第二层级垂直延伸。所述电荷存储材料具有沿所述第三材料的第一区域并且在所述凹部内具有第二区域。电荷穿隧材料邻近所述电荷存储材料形成，并且沿所述第一和第二层级垂直延伸。沟道材料邻近所述电荷穿隧材料形成，并且沿所述第一和第二层级垂直延伸。去除所述第二材料以留下第一空隙。在所述第一空隙内形成导电材料。所述导电材料包括在所述第二层级内延伸的字线。去除所述第一材料以留下第二空隙。所述电荷存储材料的所述第二区段沿所述第二空隙的边缘暴露。通过使蚀刻剂流入所述第二空隙中以去除所述电荷存储材料的所述第二区域。在去除所述电荷存储材料的所述第二区段之后，所述电荷存储材料的所述第一区段保留为第二区段。所述第二区段与所述第二层级相邻，并且通过与所述第一层级相邻的间隙彼此垂直间隔开。
根据法规，已经以关于结构和方法特征或多或少特定的语言描述了本文公开的主题。然而，应当理解，权利要求不限于所示出和描述的特定特征，因为本文公开的装置包括示例性实施例。因此，权利要求应按字面意义提供全部范围，并且应根据等同原则适当解释。

Claims (36)

1.一种存储器阵列，包括：
交替的绝缘层级和字线层级的垂直堆叠；以及
沿所述堆叠垂直延伸的沟道材料；所述沟道材料包括半导体组合物并且具有与第二区段交替的第一区段；所述第一区段与所述字线层级相邻，并且所述第二区段与所述绝缘层级相邻；所述第一区段具有第一掺杂剂分布；并且所述第二区段具有与所述第一掺杂剂分布不同的第二掺杂剂分布。
2.根据权利要求1所述的存储器阵列，其中所述第一区段是p型，而所述第二区段是n型。
3.根据权利要求1所述的存储器阵列，其中所述第一区段是n型，而所述第二区段是p型。
4.根据权利要求1所述的存储器阵列，其中所述第二区段包括比所述第一区段更高的磷浓度。
5.根据权利要求1所述的存储器阵列，进一步包括在所述第一区段与所述字线层级之间的电荷存储材料。
6.根据权利要求5所述的存储器阵列，其中所述电荷存储材料是电荷陷获材料。
7.根据权利要求6所述的存储器阵列，其中所述电荷陷获材料包括氮化硅。
8.根据权利要求6所述的存储器阵列，其中所述电荷陷获材料被配置为与所述字线层级相邻的结构，此类结构通过与所述绝缘层级相邻的间隙彼此垂直间隔开。
9.一种存储器阵列，包括：
交替的绝缘层级和字线层级的垂直堆叠；
与所述字线层级相邻的电荷阻挡材料；
与所述电荷阻挡材料相邻的电荷存储材料；
与所述电荷存储材料相邻的电荷穿隧材料；以及
沟道材料，其沿所述堆叠垂直延伸并且与所述电荷穿隧材料相邻；所述沟道材料包括半导体组合物；所述半导体组合物具有与所述字线层级相邻的第一区域并且具有与所述绝缘层级相邻的第二区域；所述第一区域具有第一化学配置，而所述第二区域具有与所述第一化学配置不同的第二化学配置。
10.根据权利要求9所述的存储器阵列，其中所述第二化学配置包括与所述第一化学配置不同的掺杂剂分布。
11.根据权利要求10所述的存储器阵列，其中所述第二化学配置包括比所述第一化学配置更高的n型掺杂剂浓度。
12.根据权利要求10所述的存储器阵列，其中所述第二化学配置包括比所述第一化学配置更高的磷浓度。
13.根据权利要求9所述的存储器阵列，其中所述第一区域是p型，而所述第二区域是n型。
14.根据权利要求9所述的存储器阵列，其中所述第一区域是n型，而所述第二区域是p型。
15.根据权利要求9所述的存储器阵列，其中所述绝缘层级包括空隙。
16.根据权利要求9所述的存储器阵列，其中所述绝缘层级包括二氧化硅。
17.根据权利要求9所述的存储器阵列，其中所述电荷存储材料被配置为区段，所述区段彼此上下布置并且通过中间绝缘区域而彼此垂直间隔开。
18.根据权利要求17所述的存储器阵列，其中所述电荷存储材料是电荷陷获材料。
19.一种形成集成组件的方法，包括：
形成交替的第一层级和第二层级的垂直堆叠；所述第一层级包括第一材料，并且所述第二层级包括第二材料；
形成延伸穿过所述第一和第二层级的开口；
在所述开口内形成第三材料；所述第三材料相对于所述第一层级沿所述第二层级选择性地形成；所述第三材料被配置为第一区段，所述第一区段通过第一凹部彼此垂直间隔开；
形成电荷存储材料以沿所述第一和第二层级垂直延伸；所述电荷存储材料具有沿所述第三材料的第一区域并且在所述凹部内具有第二区域；
形成电荷穿隧材料，所述电荷穿隧材料与所述电荷存储材料相邻并且沿所述第一和第二层级垂直延伸；
形成沟道材料，所述沟道材料与所述电荷穿隧材料相邻并且沿所述第一和第二层级垂直延伸；
去除所述第二材料以留下第一空隙；
在所述第一空隙内形成导电材料，所述导电材料包括在所述第二层级内延伸的字线；
去除所述第一材料以留下第二空隙，所述电荷存储材料的所述第二区域沿所述第二空隙的边缘暴露；以及
使蚀刻剂流入所述第二空隙中以去除所述电荷存储材料的所述第二区域；在去除所述电荷存储材料的所述第二区域之后，所述电荷存储材料的所述第一区域保留为第二区段，所述第二区段与所述第二层级相邻并且通过与所述第一层级相邻的间隙彼此垂直间隔开。
20.根据权利要求19所述的方法，其中所述第一区段具有基本方角。
21.根据权利要求19所述的方法，其中所述第一区段具有基本圆角。
22.根据权利要求19所述的方法，其中所述第一和第三材料包括二氧化硅，并且其中所述第二材料包括氮化硅。
23.根据权利要求22所述的方法，其中所述第三材料通过以下步骤形成：
相对于所述第一材料的所述二氧化硅在所述第二材料的所述氮化硅上选择性地沉积氮化硅的衬里；以及
将所述衬里氧化以形成所述第三材料。
24.根据权利要求23所述的方法，其中所述第一材料由所述二氧化硅组成。
25.根据权利要求23所述的方法，其中所述第一材料包括掺杂有磷的所述二氧化硅。
26.根据权利要求25所述的方法，其中所述第一层级包括夹设在附加材料的上层膜和下层膜之间的所述第一材料；并且其中所述附加材料由二氧化硅组成。
27.根据权利要求19所述的方法，进一步包括在去除所述电荷存储材料的所述第二区域之后用第四材料填充所述第二空隙。
28.根据权利要求27所述的方法，其中所述第四材料包括二氧化硅。
29.根据权利要求19所述的方法，进一步包括：
用掺杂半导体材料对所述第二空隙加衬里；
将掺杂剂从所述掺杂半导体材料扩散到所述沟道材料的与所述第二空隙相邻的区域中。
30.根据权利要求29所述的方法，进一步包括在所述扩散之后去除所述掺杂半导体材料。
31.根据权利要求29所述的方法，其中所述扩散掺杂剂包括n型掺杂剂。
32.根据权利要求29所述的方法，其中所述扩散掺杂剂包括磷。
33.根据权利要求19所述的方法，进一步包括：
用掺杂锗对所述第二空隙加衬里；
将掺杂剂从所述掺杂锗扩散到所述沟道材料的与所述第二空隙相邻的区域中；以及
在所述扩散之后去除所述掺杂锗。
34.根据权利要求33所述的方法，进一步包括在用所述掺杂锗对所述第二空隙加衬里之前，去除所述电荷穿隧材料的与所述第二空隙相邻的区域使得所述掺杂锗的区域直接抵靠在所述沟道材料的所述区域上。
35.根据权利要求33所述的方法，其中所述沟道材料包括硅，并且其中所述扩散掺杂剂包括磷。
36.根据权利要求33所述的方法，进一步包括在去除所述掺杂锗之后，用所述第四材料填充所述第二空隙。
CN202010391450.3A 2019-05-20 2020-05-11 存储器阵列及形成集成组件的方法 Pending CN111968990A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/417,162 2019-05-20
US16/417,162 US11289501B2 (en) 2019-05-20 2019-05-20 Integrated assemblies having vertically-extending channel material with alternating regions of different dopant distributions, and methods of forming integrated assemblies

Publications (1)

Publication Number Publication Date
CN111968990A true CN111968990A (zh) 2020-11-20

Family

ID=73357782

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010391450.3A Pending CN111968990A (zh) 2019-05-20 2020-05-11 存储器阵列及形成集成组件的方法

Country Status (2)

Country Link
US (2) US11289501B2 (zh)
CN (1) CN111968990A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11081497B2 (en) 2019-08-22 2021-08-03 Micron Technology, Inc. Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130116604A (ko) * 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9576975B2 (en) * 2014-08-26 2017-02-21 Sandisk Technologies Llc Monolithic three-dimensional NAND strings and methods of fabrication thereof
US10115732B2 (en) * 2016-02-22 2018-10-30 Sandisk Technologies Llc Three dimensional memory device containing discrete silicon nitride charge storage regions
US10431591B2 (en) * 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays
US10083981B2 (en) * 2017-02-01 2018-09-25 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
US9960180B1 (en) * 2017-03-27 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device with partially discrete charge storage regions and method of making thereof
US10593695B1 (en) * 2018-10-17 2020-03-17 Micron Technology, Inc. Integrated assemblies having charge-trapping material arranged in vertically-spaced segments, and methods of forming integrated assemblies
US10770472B2 (en) * 2018-10-31 2020-09-08 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
US11107830B2 (en) * 2019-08-22 2021-08-31 Micron Technology, Inc. Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies
US11244954B2 (en) * 2019-08-22 2022-02-08 Micron Technology, Inc. Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies
US11081497B2 (en) * 2019-08-22 2021-08-03 Micron Technology, Inc. Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies
KR20210102983A (ko) * 2019-09-20 2021-08-20 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US11631697B2 (en) 2023-04-18
US20220173123A1 (en) 2022-06-02
US20200373322A1 (en) 2020-11-26
US11289501B2 (en) 2022-03-29

Similar Documents

Publication Publication Date Title
US11605645B2 (en) Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies
CN111063690A (zh) 存储器阵列和形成集成式组合件的方法
US11557608B2 (en) Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies
CN111799268B (zh) 存储器阵列及形成集成组合件的方法
US11871572B2 (en) Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies
US11910606B2 (en) Integrated assemblies comprising conductive levels having two different metal-containing structures laterally adjacent one another, and methods of forming integrated assemblies
CN113994480A (zh) 具有含三种或大于三种不同材料的导电结构的组合件
US11171153B2 (en) Integrated assemblies having improved charge migration
US11631697B2 (en) Integrated assemblies having vertically-extending channel material with alternating regions of different dopant distributions, and methods of forming integrated assemblies
US20220181334A1 (en) Integrated Assemblies and Methods of Forming Integrated Assemblies
US11695050B2 (en) Assemblies which include ruthenium-containing conductive gates
US11563031B2 (en) Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies
US11996456B2 (en) Assemblies which include ruthenium-containing conductive gates
US20230011076A1 (en) Integrated Assemblies and Methods of Forming Integrated Assemblies
US20230043163A1 (en) Integrated Assemblies and Methods of Forming Integrated Assemblies

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination