CN113994480A - 具有含三种或大于三种不同材料的导电结构的组合件 - Google Patents

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Abstract

一些实施例包含存储器阵列，所述存储器阵列具有交替的绝缘层级与控制栅极层级的竖直堆叠。沟道材料沿着所述堆叠竖直地延伸。所述控制栅极层级包括导电区。所述导电区包含至少三种不同材料。电荷存储区邻近所述控制栅极层级。电荷阻挡区在所述电荷存储区与所述导电区之间。

Description

具有含三种或大于三种不同材料的导电结构的组合件
相关专利数据
本申请涉及2019年7月1日递交的标题为“具有含三种或大于三种不同材料的导电结构的组合件(Assemblies Having Conductive Structures with Three or MoreDifferent Materials)”的第16/458,400号美国专利申请，所述专利申请的全部内容以引用的方式并入本文中。
技术领域
组合件(例如，集成式NAND)具有含三种或大于三种不同材料的导电结构(例如，字线)。
背景技术
存储器提供用于电子系统的数据存储装置。快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。举例来说，现代个人计算机可将BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用固态驱动器中的快闪存储器来替代常规的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使得制造商能够在新的通信协议变为标准化时支持所述新的通信协议，且使得制造商能够提供针对增强特征远程升级装置的能力。
NAND可以是快闪存储器的基本架构，且可经配置以包括竖直堆叠的存储器单元。
在具体地描述NAND之前，可以有帮助的是更一般地描述集成式布置内的存储器阵列的关系。图1示出包含以下各项的现有技术装置1000的框图：存储器阵列1002，其具有布置成行和列的多个存储器单元1003；以及存取线1004(例如，用于传导信号WL0到WLm的字线)；以及第一数据线1006(例如，用于传导信号BL0到BLn的位线)。存取线1004和第一数据线1006可用于将信息传送到存储器单元1003且从所述存储器单元1003传送信息。行解码器1007和列解码器1008对地址线1009上的地址信号A0到AX进行解码以确定将存取存储器单元1003中的哪些存储器单元。感测放大器电路1015操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0到DQN可以表示从存储器单元1003读取或待写入到所述存储器单元中的信息的值。其它装置可以通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用于控制将在存储器单元1003上执行的存储器操作，并利用控制线1020上的信号。装置1000可以相应地在第一电源线1030和第二电源线1032上接收电源电压信号Vcc和Vss。装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040可以经由I/O电路1017对信号CSEL1到CSELn作出响应，以选择第一数据线1006和第二数据线1013上的可以表示将从存储器单元1003读取或待编程到所述存储器单元中的信息的值的信号。列解码器1008可以基于地址线1009上的A0到AX地址信号来选择性地激活CSEL1到CSELn信号。选择电路1040可以选择第一数据线1006和第二数据线1013上的信号，以在读取和编程操作期间提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可以是NAND存储器阵列，且图2示出可用于图1的存储器阵列1002的三维NAND存储器装置200的框图。装置200包括多串电荷存储装置。在第一方向(Z-Z')上，每串电荷存储装置可包括例如堆叠在彼此上方的三十二个电荷存储装置，其中每个电荷存储装置对应于例如三十二层(例如，Tier0到Tier31)中的一个。相应串的电荷存储装置可共享公用沟道区，例如形成在半导体材料(例如，多晶硅)的相应柱中的公用沟道区，所述电荷存储装置的串围绕所述相应柱形成。在第二方向(X-X')上，例如，多个串的十六个第一群组中的每个第一群组可包括例如共用多个(例如，三十二个)存取线(即，“全局控制栅极(CG)线”，也被称为字线WL)的八个串。存取线中的每一个可耦合层内的电荷存储装置。当每个电荷存储装置包括能够存储两个信息位的单元时，由同一存取线耦合(且因此对应于同一层)的电荷存储装置可在逻辑上分组成例如两页，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y')上，例如，多个串的八个第二群组中的每个第二群组可包括由八个数据线中的对应的一个耦合的十六个串。存储器块的大小可包括1,024页且总共约16MB(例如，16WLx 32层 x 2位＝1,024页/块，块大小＝1,024页 x 16KB/页＝16MB)。串、层、存取线、数据线、第一群组、第二群组和/或页的数量可比图2中所示出的那些的数量更大或更小。
图3示出在X-X'方向上的图2的3D NAND存储器装置200的存储器块300的截面视图，所述存储器块包含相对于图2所描述的串的十六个第一群组中的一个第一群组中的十五串电荷存储装置。多串存储器块300可分组成多个子集310、320、330(例如，拼片列)，例如拼片列I、拼片列j和拼片列K，其中每个子集(例如，拼片列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。举例来说，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应的一个耦合到多个(例如，三个)子SGD线342、344、346，其中每个子SGD线对应于相应子集(例如，拼片列)。子SGD驱动器332、334、336中的每一个可独立于其它部分块的串的SGD而同时耦合或切断对应的部分块(例如，拼片列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应的一个耦合到多个子SGS线362、364、366，其中每个子SGS线对应于相应子集(例如，拼片列)。子SGS驱动器322、324、326中的每一个可独立于其它部分块的串的SGS而同时耦合或切断对应的部分块(例如，拼片列)的串的SGS。全局存取线(例如，全局CG线)350可耦合对应于多个串中的每一个的相应层的电荷存储装置。每个全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314和316中的对应的一个耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每一个可独立于其它部分块和/或其它层的电荷存储装置而同时耦合或切断对应于相应部分块和/或层的电荷存储装置。对应于相应子集(例如，部分块)和相应层的电荷存储装置可包括电荷存储装置的“部分层”(例如，单个“拼片”)。对应于相应子集(例如，部分块)的串可耦合到子源372、374和376(例如，“拼片源”)中的对应的一个，其中每个子源耦合到相应电源。
替代地参考图4的示意性说明描述NAND存储器装置200。
存储器阵列200包含字线2021到202N，以及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每个NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)来存储电荷，或可使用电荷俘获材料(例如，氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202与串206的相交点处。电荷存储晶体管208表示用于数据的存储的非易失性存储器单元。每个NAND串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极，SGS)210与漏极选择装置(例如，漏极侧选择栅极，SGD)212之间进行源极到漏极串联连接。每个源极选择装置210位于串206与源极选择线214的相交点处，而每个漏极选择装置212位于串206与漏极选择线215的相交点处。选择装置210和212可以是任何合适的存取装置，且大体上通过图4中的方框予以说明。
每个源极选择装置210的源极连接到公用源极线216。每个源极选择装置210的漏极连接到对应的NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应的NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每个漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每个漏极选择装置212的源极连接到对应的NAND串206的最后一个电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应的NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234和控制栅极236。电荷存储晶体管208使其控制栅极236耦合到字线202。电荷存储晶体管208的列为NAND串206内耦合到给定位线228的那些晶体管。电荷存储晶体管208的行为共同耦合到给定字线202的那些晶体管。
期望的是研发改进的NAND架构。
附图说明
图1示出具有含存储器单元的存储器阵列的现有技术存储器装置的框图。
图2示出呈3D NAND存储器装置的形式的图1的现有技术存储器阵列的示意图。
图3示出在X-X'方向上的图2的现有技术3D NAND存储器装置的截面视图。
图4是现有技术NAND存储器阵列的示意图。
图5是包括实例存储器阵列的集成式组合件的区的图解截面侧视图。
图5A是沿着图5的线5A-5A的图解俯视图。图5沿着图5A的线5-5。
图6是说明导电区内的材料的实例布置的图5的实例存储器阵列的导电区的图解截面放大视图。
图7是说明导电区内的材料的另一实例布置的图5的实例存储器阵列的导电区的另一图解截面放大视图。
具体实施方式
一些实施例包含具有导电结构(例如，字线)的NAND存储器阵列，所述导电结构含有至少三种不同材料(在一些实施例中其可以是含金属材料)。参考图5到7描述了实例实施例。
参考图5和5A，构造10(其也可被称作集成式组合件或被称作集成式结构)包含交替的第一层级16与第二层级18的堆叠14。
第一层级16包括绝缘材料20，并且第二层级18包括导电区22。层级16和18可具有任何合适的厚度。层级16可具有与层级18不同的厚度，或者可具有与层级18相同的厚度。在一些实施例中，层级16和18可具有在从约5纳米(nm)到约100nm的范围内、在从约5nm到约50nm的范围内等的厚度。在一些实施例中，导电区22可具有在从约10nm到约100nm的范围内的厚度。
绝缘材料20可包括任何合适的组合物或组合物的组合；并且在一些实施例中，可包括二氧化硅、基本上由二氧化硅组成，或由二氧化硅组成。
绝缘材料24围绕导电区22延伸。绝缘材料24可对应于介电势垒材料；并且可包括任何合适的组合物。在一些实施例中，介电势垒材料24可包括高k材料(例如，氧化铝、二氧化铪、氧化锆、氧化钽等中的一或多种)，其中术语“高k”意味着大于二氧化硅的介电常数的介电常数。虽然绝缘材料24被示出为单个均质材料，但是在其它实施例中，绝缘材料可包括两种或大于两种离散组合物。
导电区22包括导电字线。在一些实施例中，导电层级18可被称作NAND配置的字线层级(控制栅极层级、存储器单元层级)。NAND配置可以包含存储器单元的串(所谓的NAND串)，其中所述串中的存储器单元的数量由存储器单元层级18的数量确定。NAND串可包括任何合适数量的存储器单元层级。举例来说，NAND串可具有8个存储器单元层级、16个存储器单元层级、32个存储器单元层级、64个存储器单元层级、512个存储器单元层级、1024个存储器单元层级等。
层级16可被称作绝缘层级，其在堆叠14内与字线层级(控制栅极层级)18交替。此类绝缘层级16可被视为包含绝缘材料20。
结构28延伸穿过堆叠14。结构28可被称作沟道材料结构，原因在于它们包括沟道材料30。沟道材料30包括半导体材料；并且可包括任何合适的组合物或组合物的组合。举例来说，沟道材料30可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多种；其中术语III/V半导体材料是指包括选自周期表的第III和第V族(其中第III和第V族是旧术语，且目前称为第13和第15族)的元素的半导体材料。
隧穿材料(栅极介电材料)32、电荷存储材料34和电荷阻挡材料36在沟道材料30与竖直堆叠式层级16/18之间。隧穿材料、电荷存储材料和电荷阻挡材料可包括任何合适的组合物或组合物的组合。
在一些实施例中，隧穿材料32可包括例如二氧化硅、氧化铝、二氧化铪、氧化锆等中的一或多种。
在一些实施例中，电荷存储材料34可包括电荷俘获材料，例如氮化硅、氮氧化硅、导电纳米点等。在替代性实施例中，电荷存储材料34可经配置以包含浮动栅极材料(例如，多晶硅)。
在一些实施例中，电荷阻挡材料36可包括二氧化硅、氧化铝、二氧化铪、氧化锆等中的一或多种。
在所说明的实施例中，沟道材料30经配置为结构28中的每一个内的圈环。绝缘材料38填充此类圈环。绝缘材料38可包括任何合适的组合物或组合物的组合，例如，二氧化硅。所说明的结构28可被视为包括中空沟道配置，原因在于绝缘材料38设置在呈圈环形沟道配置的“空洞”内。在其它实施例(未示出)中，沟道材料可经配置为实心柱配置。
沟道材料结构28可被视为以组合方式包括所有材料30、32、34、36和38。图5A的俯视图示出沟道材料结构28可被布置成六边形堆积的图案。
缝隙(沟槽)40延伸穿过堆叠14，并且此类缝隙填充有绝缘材料42。绝缘材料42可包括任何合适的组合物；并且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成，或由二氧化硅组成。
在一些实施例中，堆叠14可被视为竖直延伸的堆叠，并且结构28可被视为穿过堆叠14的竖直延伸的沟道材料结构。
堆叠14在支撑基底12上方。基底12可包括半导体材料；并且可例如包括单晶硅、基本上由单晶硅组成，或由单晶硅组成。基底12可被称作半导体衬底。术语“半导体衬底”意味着包括半导体材料的任何构造，包含但不限于整体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，以及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基底12可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含，例如，耐火金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多种。
间隙被示出在基底12与堆叠14之间以图解地指示可存在设置在基底12与堆叠14之间的一或多种额外材料、组件等。此类额外组件可包含，例如，导电源极线、选择栅极等。
字线层级(控制栅极层级)18包括邻近于沟道材料结构28的导电栅极44(仅标记其中的一些)。导电栅极44连同介电势垒材料24的区、电荷阻挡材料36的区、电荷存储材料34的区、隧穿材料32的区和沟道材料30的区一起形成存储器单元46。此类存储器单元并入到类似于上文参考图1到4所描述的NAND存储器阵列的三维NAND存储器阵列48中。存储器单元46全部彼此大体上相同(其中术语“大体上相同”意味着在合理的制造和测量容差内相同)。
在操作中，电荷存储材料34形成存储器单元44的电荷存储区45(仅标记其中的一些)。电荷存储材料34可经配置以将信息存储在存储器单元46中。存储在个体存储器单元中的信息的值(其中术语“值”表示一个位或多个位)可基于存储在存储器单元的电荷存储区中的电荷的量(例如，电子的数量)。可至少部分地基于施加到相关联的栅极44的电压的值和/或基于施加到相关联的沟道材料30的电压的值来控制(例如，增大或减小)个体电荷存储区内的电荷的量。
隧穿材料32形成存储器单元46的隧穿区47(仅标记其中的一些)。此类隧穿区可经配置以允许电荷存储材料34与沟道材料30之间的电荷(例如，电子)的所需迁移(例如，运输)。隧穿区可经配置(即，经工程改造)以实现所选择的标准，例如，但不限于，等效氧化物厚度(EOT)。EOT根据代表性物理厚度来量化隧穿区的电性质(例如，电容)。举例来说，EOT可被定义为在忽略泄漏电流和可靠性考虑因素的情况下具有与给定介电质相同的电容密度将需要的理论二氧化硅层的厚度。
电荷阻挡材料36邻近于电荷存储材料34并且形成存储器单元46的电荷阻挡区49(仅标记其中的一些)。电荷阻挡区可提供用于阻挡电荷从电荷存储材料34流动到相关联的栅极44的机构。
介电势垒材料24设置在电荷阻挡材料36与相关联的栅极44之间，并且可用于禁止电荷载流子从栅极44朝向电荷存储材料34的反向隧穿。在一些实施例中，介电势垒材料24可被视为在存储器单元46内形成介电势垒区51(仅标记其中的一些)。
在一些实施例中，导电区22包含三种或大于三种不同材料。图6示出导电区22中的一个的放大视图以更好的说明导电区的实例配置。
图6的导电区22包含第一材料60、第二材料62和第三材料64。虽然示出了三种材料，但是应理解在其它实施例中导电区22可包括超过三种材料。在一些实施例中，所有三种材料60、62和64可以是导电的，并且可以是含金属材料。
第一材料60可被称作内部材料(或被称作核心材料)。
内部材料60具有外围61，并且第二材料62沿着图6的截面围绕第一材料60的外围61延伸。第二材料62直接邻近第一材料60。第二材料62具有外围63，并且第三材料64沿着图6的截面围绕第二材料62的外围63延伸。第三材料64直接邻近第二材料62。在所说明的实施例中，第三材料64还直接邻近介电势垒材料24。
材料60、62和64在成分上彼此不同。
材料60可经选择以具有低电阻(即，高导电性)，并且在一些实施例中可包括钴(Co)、钼(Mo)、镍(Ni)、钌(Ru)和钨(W)中的一或多种、基本上由钴(Co)、钼(Mo)、镍(Ni)、钌(Ru)和钨(W)中的一或多种组成，或由钴(Co)、钼(Mo)、镍(Ni)、钌(Ru)和钨(W)中的一或多种组成。在一些实施例中，材料60可仅包括金属，而非包括金属与非金属元素组合。
第二材料62可经选择以提供对第三材料64和第一材料60两者的良好的粘附(即，可用于提供从第三材料64到第一材料60的接合过渡)。第二材料62也可以经选择以促进第一材料60内的大颗粒的生长。在导电材料60内具有大颗粒的优点可以在于与小颗粒相比大颗粒通常提供导电材料内的改进的导电性。第二材料62也可以经选择以具有沿着与第一材料60与第三材料64的介面(即，沿着边界61和63)的低应力。虽然第二材料62被示出为是导电材料，但是应理解在一些实施例中第二材料可替代地是电绝缘材料；前提是第二材料62足够薄和/或足够泄漏以使得导电区22能够保留合适的导电性质用于NAND组合件的字线中。
在一些实施例中，第二材料62可包括选自由金属氮化物、金属碳化物、金属硼化物、金属氧化物和金属碳氮化物组成的群组的一或多种组合物。在一些实施例中，第二材料62可包括AlO、CeO、HfO、IrO、NiO、RuO、SiN、SiO、TaO、TiN、TiO、WN和ZrO中的一或多种、基本上由AlO、CeO、HfO、IrO、NiO、RuO、SiN、SiO、TaO、TiN、TiO、WN和ZrO中的一或多种组成，或由AlO、CeO、HfO、IrO、NiO、RuO、SiN、SiO、TaO、TiN、TiO、WN和ZrO中的一或多种组成；其中化学式指示主要组分而非特定化学计量。
在图6的所说明的实施例中，第二材料62是连续的(即，是连续层，或连续膜，围绕核心材料60的外围61延伸)。在其它实施例中，第二材料62可以是不连续的(如下文参考图7更详细地论述)。
仍参考图6，第三材料64可经选择以很好的粘附到介电势垒材料24和/或具有高功函数(例如，在约20℃的温度下的至少约4.3电子伏特(eV)的功函数)。在一些实施例中，第三材料64可包括选自由金属氮化物和金属氮化硅组成的群组的一或多种组合物。在一些实施例中，第三材料可包括MoN、MoSiN、TiN、TiSiN、WN和WSiN中的一或多种、基本上由MoN、MoSiN、TiN、TiSiN、WN和WSiN中的一或多种组成，或由MoN、MoSiN、TiN、TiSiN、WN和WSiN中的一或多种组成；其中化学式指示主要组分而非特定化学计量。
导电区22内的至少三种材料的利用可使得导电区的性质(例如，功函数、导电性、应力等)能够得到调谐以用于NAND组合件内的存储器单元操作的优化。
在一些实例实施例中，第一材料60可包括钨(W)、基本上由钨(W)组成，或由钨(W)组成；第二材料62可包括TiN(氮化钛)和WN(氮化钨)中的一或两种、基本上由TiN(氮化钛)和WN(氮化钨)中的一或两种组成，或由TiN(氮化钛)和WN(氮化钨)中的一或两种组成；并且第三材料64可包括TiSiN(氮化钛硅)和WSiN(氮化钨硅)中的一或两种、基本上由TiSiN(氮化钛硅)和WSiN(氮化钨硅)中的一或两种组成，或由TiSiN(氮化钛硅)和WSiN(氮化钨硅)中的一或两种组成；其中化学式指示主要组分而非特定化学计量。可为了低电阻而选择第一材料60的钨。可选择第二材料62的氮化钛和/或氮化钨来促进与钨的强粘附、大钨颗粒的成核、沿着与钨的介面的低应力，以及低成本。可选择氮化钛硅和/或氮化钨硅来提供高功函数，其可改进单元操作(例如，操作速度)。
材料60、62和64可具有任何合适的厚度。在一些实施例中，导电区22可具有在从约10nm到约100nm的范围内的整体(总)厚度T；并且第一、第二和第三材料(60、62和64)中的每一个可具有在从约整体厚度的10％到约整体厚度的90％的范围内的厚度。在一些实施例中，第二材料62可以是非常薄的(或甚至不连续的)；并且材料60和64将各自具有在从约整体厚度的10％到约整体厚度的90％的范围内的厚度。
如上文所论述，在一些实施例中第二材料62可以是不连续的。图7示出导电区22的实例实施例，其中第二材料62是不连续的。不连续的材料可以是导电的或电绝缘的。在图7中示出材料62而没有画交叉阴影线以简化通过读者的材料的可视化以及强调在一些实施例中材料可以是电绝缘的。如果这样促进了导电材料60内的大颗粒尺寸的形成，那么不连续的材料62可以是有利的。
上文所论述的组合件和结构可以在集成电路内利用(其中术语“集成电路”意味着由半导体衬底支撑的电子电路)；并且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，并且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如，相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
除非另外规定，否则本文中所描述的各种材料、物质、组合物等可通过现在已知或待开发的任何合适的方法形成，所述方法包含例如，原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电”和“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本公开中被视为同义的。在一些例子中术语“介电”和在其它例子中术语“绝缘”(或“电绝缘”)的利用可用于在本公开内提供语言变化以简化所附权利要求书内的前提基础，而非用于指示任何显著的化学或电学差异。
术语“电连接”和“电耦合”均可用于本公开中。所述术语被视为同义。在一些例子中利用一个术语且在其它例子中利用另一术语可能是为了在本公开内提供语言变化以简化所附权利要求书内的前提基础。
图式中的各种实施例的特定定向仅出于说明的目的，并且在一些应用中，实施例可相对于所示定向旋转。本文中所提供的描述和所附权利要求书涉及在各种特征之间具有所描述的关系的任何结构，无论结构是处于图式的特定定向中，还是相对于此类定向旋转。
除非另外规定，否则随附图示的截面视图仅示出截面的平面内的特征，而并未示出截面的平面后面的材料，以便简化图式。
当结构被称作在另一结构“上”、“邻近”另一结构或“抵靠着”另一结构时，所述结构可以直接在另一结构上或还可能存在插入结构。相比之下，当结构被称作“直接”在另一结构“上”、“直接邻近”另一结构或“直接抵靠着”另一结构时，不存在插入结构。术语“正下方”、“正上方”等并不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对齐。
结构(例如，层、材料等)可被称作“竖直地延伸”以指示结构大体上从下伏基底(例如，衬底)向上延伸。竖直延伸的结构可相对于或不相对于基底的上表面基本上正交地延伸。
一些实施例包含具有导电栅极的存储器单元。导电栅极包含至少三种不同材料。至少三种不同材料包含第一材料、直接邻近第一材料的第二材料，以及直接邻近第二材料的第三材料。第一、第二和第三材料在成分上彼此不同。第一和第三材料包含金属并且是导电的。电荷阻挡区邻近导电栅极。电荷存储区邻近电荷阻挡区。隧穿材料邻近电荷存储区。沟道材料邻近隧穿材料。隧穿材料在沟道材料与电荷存储区之间。
一些实施例包含一种具有交替的绝缘层级与控制栅极层级的竖直堆叠的组合件。控制栅极层级包含导电区。导电区包含第一含金属材料、沿着第一含金属材料的外围的第二含金属材料，以及沿着第二含金属材料的外围的第三含金属材料。第一、第二和第三含金属材料在成分上彼此不同。电荷存储区邻近导电区。电荷阻挡区在电荷存储区与导电区之间。
一些实施例包含存储器阵列，所述存储器阵列具有交替的绝缘层级与控制栅极层级的竖直堆叠。沟道材料沿着所述堆叠竖直地延伸。控制栅极层级包括导电区。导电区包含三种不同含金属材料。电荷存储区邻近控制栅极层级。电荷阻挡区在电荷存储区与导电区之间。
根据规定，已经就结构和方法特征而言以更具体或更不具体的语言描述了本文中所公开的标的物。然而，应理解，权利要求书不限于所示和描述的特定特征，这是因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的全部范围，且应根据等效物原则恰当地进行解释。

Claims (33)

1.一种存储器单元，其包括：
导电栅极；所述导电栅极包含至少三种不同材料；所述至少三种不同材料包含第一材料、直接邻近所述第一材料的第二材料，以及直接邻近所述第二材料的第三材料；所述第一、第二和第三材料在成分上彼此不同，所述第一和第三材料包括金属并且是导电的；
电荷阻挡区，其邻近所述导电栅极；
电荷存储区，其邻近所述电荷阻挡区；
隧穿材料，其邻近所述电荷存储区；以及
沟道材料，其邻近所述隧穿材料，所述隧穿材料在所述沟道材料与所述电荷存储区之间。
2.根据权利要求1所述的存储器单元，其中所述第一材料包括Co、Mo、Ni、Ru和W中的一或多种。
3.根据权利要求1所述的存储器单元，其中所述第一材料由Co、Mo、Ni、Ru和W中的一或多种组成。
4.根据权利要求1所述的存储器单元，其中所述第二材料包括选自由金属氮化物、金属碳化物、金属硼化物、金属氧化物和金属碳氮化物组成的群组的一或多种组合物。
5.根据权利要求1所述的存储器单元，其中所述第二材料包括AlO、CeO、HfO、IrO、NiO、RuO、SiN、SiO、TaO、TiN、TiO、WN和ZrO中的一或多种；其中所述化学式指示主要组分而非特定化学计量。
6.根据权利要求1所述的存储器单元，其中所述第二材料由AlO、CeO、HfO、IrO、NiO、RuO、SiN、SiO、TaO、TiN、TiO、WN和ZrO中的一或多种组成；其中所述化学式指示主要组分而非特定化学计量。
7.根据权利要求1所述的存储器单元，其中所述第二材料是连续的。
8.根据权利要求1所述的存储器单元，其中所述第二材料是不连续的。
9.根据权利要求1所述的存储器单元，其中所述第二材料是导电的。
10.根据权利要求1所述的存储器单元，其中所述第二材料是电绝缘的。
11.根据权利要求1所述的存储器单元，其中所述第三材料包括选自由金属氮化物和金属氮化硅组成的群组的一或多种组合物。
12.根据权利要求1所述的存储器单元，其中所述第三材料具有在约20℃下的至少约4.3eV的功函数。
13.根据权利要求1所述的存储器单元，其中所述第三材料包括MoN、MoSiN、TiN、TiSiN、WN和WSiN中的一或多种；其中所述化学式指示主要组分而非特定化学计量。
14.根据权利要求1所述的存储器单元，其中所述第三材料由MoN、MoSiN、TiN、TiSiN、WN和WSiN中的一或多种组成；其中所述化学式指示主要组分而非特定化学计量。
15.一种组合件，其包括：
交替的绝缘层级与控制栅极层级的竖直堆叠，所述控制栅极层级包括导电区；所述导电区包含第一含金属材料、沿着所述第一含金属材料的外围的第二含金属材料，以及沿着所述第二含金属材料的外围的第三含金属材料；所述第一、第二和第三含金属材料在成分上彼此不同；
电荷存储区，其邻近所述导电区；以及
电荷阻挡区，其在所述电荷存储区与所述导电区之间。
16.根据权利要求15所述的组合件，其中所述第二含金属材料是连续的。
17.根据权利要求15所述的组合件，其中所述第二含金属材料是不连续的。
18.根据权利要求15所述的组合件，其中所述控制栅极层级中的每一个具有在从约10nm到约100nm的范围内的沿着截面的总厚度；并且其中所述第一和第三含金属材料各自具有在从所述总厚度的约10％到所述总厚度的约90％的范围内的沿着所述截面的厚度。
19.根据权利要求15所述的组合件，其中所述控制栅极层级中的每一个具有在从约10nm到约100nm的范围内的沿着截面的总厚度；并且其中所述第一、第二和第三含金属材料各自具有在从所述总厚度的约10％到所述总厚度的约90％的范围内的沿着所述截面的厚度。
20.根据权利要求15所述的组合件，其中所述第一含金属材料由Co、Mo、Ni、Ru和W中的一或多种组成。
21.根据权利要求15所述的组合件，其中所述第二含金属材料包括AlO、CeO、HfO、IrO、NiO、RuO、TaO、TiN、TiO、WN和ZrO中的一或多种；其中所述化学式指示主要组分而非特定化学计量。
22.根据权利要求15所述的组合件，其中所述第三含金属材料包括MoN、MoSiN、TiN、TiSiN、WN和WSiN中的一或多种；其中所述化学式指示主要组分而非特定化学计量。
23.根据权利要求15所述的组合件，其中：
所述第一含金属材料由W组成；
所述第二含金属材料包括TiN和WN中的一或两种，其中所述化学式指示主要组分而非特定化学计量；以及
所述第三含金属材料包括TiSiN和WSiN中的一或两种，其中所述化学式指示主要组分而非特定化学计量。
24.一种存储器阵列，其包括：
交替的绝缘层级与控制栅极层级的竖直堆叠；
沟道材料，其沿着所述堆叠竖直地延伸；
所述控制栅极层级，其包括导电区；所述导电区包含三种不同含金属材料；
电荷存储区，其邻近所述控制栅极层级；以及
电荷阻挡区，其在所述电荷存储区与所述导电区之间。
25.根据权利要求24所述的存储器阵列，其中所述三种不同含金属材料包含在第一含金属材料与第三含金属材料之间的第二含金属材料。
26.根据权利要求25所述的存储器阵列，其中所述第二含金属材料是不连续的。
27.根据权利要求25所述的存储器阵列，其中所述第二含金属材料是连续的。
28.根据权利要求25所述的存储器阵列，其中所述第二含金属材料是导电的。
29.根据权利要求25所述的存储器阵列，其中所述第二含金属材料是绝缘的。
30.根据权利要求25所述的存储器阵列，其中所述第一含金属材料由Co、Mo、Ni、Ru和W中的一或多种组成。
31.根据权利要求25所述的存储器阵列，其中所述第二含金属材料包括AlO、CeO、HfO、IrO、NiO、RuO、TaO、TiN、TiO、WN和ZrO中的一或多种；其中所述化学式指示主要组分而非特定化学计量。
32.根据权利要求25所述的存储器阵列，其中所述第三含金属材料包括MoN、MoSiN、TiN、TiSiN、WN和WSiN中的一或多种；其中所述化学式指示主要组分而非特定化学计量。
33.根据权利要求25所述的存储器阵列，其中：
所述第一含金属材料由W组成；
所述第二含金属材料包括TiN和WN中的一或两种，其中所述化学式指示主要组分而非特定化学计量；以及
所述第三含金属材料包括TiSiN和WSiN中的一或两种，其中所述化学式指示主要组分而非特定化学计量。
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