JP2022536795A - ３つ以上の異なる材料を備えた導電性構造体を有するアセンブリ - Google Patents

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Abstract

幾つかの実施形態は、交互の絶縁レベル及び制御ゲートレベルの垂直スタックを有するメモリアレイを含む。チャネル材料は、スタックに沿って垂直方向に延伸する。制御ゲートレベルは導電性領域を含む。導電性領域は、少なくとも３つの異なる材料を含む。電荷蓄積領域は制御ゲートレベルに隣接する。電荷遮断領域は、電荷蓄積領域と導電性領域との間にある。

Description

［関連出願データ］
この出願は、２０１９年７月１日に出願された“Ａｓｓｅｍｂｌｉｅｓ Ｈａｖｉｎｇ Ｃｏｎｄｕｃｔｉｖｅ Ｓｔｒｕｃｔｕｒｅｓ ｗｉｔｈ Ｔｈｒｅｅ ｏｒ Ｍｏｒｅ Ｄｉｆｆｅｒｅｎｔ Ｍａｔｅｒｉａｌｓ”と題する米国特許出願シリアル番号１６／４５８，４００に関連し、その全体が参照により本明細書に組み込まれる。
［技術分野］
３つ以上の異なる材料を備えた導電性構造体（例えば、ワード線）を有するアセンブリ（例えば、集積ＮＡＮＤ）。
メモリは、電子システムにデータ蓄積を提供する。フラッシュメモリはメモリの一種であり、最近のコンピュータ及びデバイスで多くの使用を有する。実例として、最近のパーソナルコンピュータは、フラッシュメモリチップ上に蓄積されたＢＩＯＳを有し得る。別の例として、コンピュータ及びその他のデバイスが従来のハードドライブを置き換えるためにソリッドステートドライブ内にフラッシュメモリを利用することが益々一般的になっている。更に別の例として、フラッシュメモリは、製造者が、標準化されてくると新たな通信プロトコルをサポートすること、及び強化された機構のためにデバイスをリモートでアップグレードする能力を提供することを可能にするため、無線電子デバイスではポピュラーである。
ＮＡＮＤは、フラッシュメモリの基本的なアーキテクチャであり得、垂直方向に積み重ねられたメモリセルを含むように構成され得る。
ＮＡＮＤを具体的に説明する前に、集積された配列内のメモリアレイの関係をより一般的に説明することが役立ち得る。図１は、アクセス線１００４（例えば、信号を伝導するためのワード線ＷＬ０～ＷＬｍ）及び第１のデータ線１００６（例えば、信号を伝導するためのビット線ＢＬ０～ＢＬｎ）と共に、行及び列内に配列された複数のメモリセル１００３を有するメモリアレイ１００２を含む従来技術のデバイス１０００のブロック図を示す。アクセス線１００４及び第１のデータ線１００６は、メモリセル１００３との間で情報を転送するために使用され得る。行デコーダ１００７及び列デコーダ１００８は、メモリセル１００３の内の何れのものがアクセスされるかを判定するために、アドレス線１００９上のアドレス信号Ａ０～ＡＸをデコードする。センスアンプ回路１０１５は、メモリセル１００３から読み出された情報の値を判定するように動作する。Ｉ／Ｏ回路１０１７は、メモリアレイ１００２と入力／出力（Ｉ／Ｏ）線１００５との間で情報の値を転送する。Ｉ／Ｏ線１００５上の信号ＤＱ０～ＤＱＮは、メモリセル１００３から読み出される、又はメモリセル１００３中に書き込まれる情報の値を表し得る。他のデバイスは、Ｉ／Ｏ線１００５、アドレス線１００９、又は制御線１０２０通じてデバイス１０００と通信し得る。メモリ制御ユニット１０１８は、メモリセル１００３上で実施されるメモリ動作を制御するために使用され、制御線１０２０上の信号を利用する。デバイス１０００は、第１の供給線１０３０及び第２の供給線１０３２上の供給電圧信号Ｖｃｃ及びＶｓｓを夫々受信し得る。デバイス１０００は、選択回路１０４０及び入力／出力（Ｉ／Ｏ）回路１０１７を含む。選択回路１０４０は、メモリセルから読み出される又はメモリセル中にプログラミングされる情報の値を表し得る、第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択するために、Ｉ／Ｏ回路１０１７を介して、信号ＣＳＥＬ１～ＣＳＥＬｎに応答し得る。列デコーダ１００８は、アドレス線１００９上のＡ０～ＡＸアドレス信号に基づいて、ＣＳＥＬ１～ＣＳＥＬｎ信号を選択的に活性化し得る。選択回路１０４０は、読み出し及びプログラミング動作の間にメモリアレイ１００２とＩ／Ｏ回路１０１７との間の通信を提供するために、第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択し得る。
図１のメモリアレイ１００２は、ＮＡＮＤメモリアレイであり得、図２は、図１のメモリアレイ１００２に利用され得る３次元ＮＡＮＤメモリデバイス２００のブロック図を示す。デバイス２００は、電荷蓄積デバイスの複数のストリングを含む。第１の方向（Ｚ－Ｚ´）では、電荷蓄積デバイスの各ストリングは、例えば、相互に積み重ねられた３２個の電荷蓄積デバイスを含み得、各電荷蓄積デバイスは、例えば、３２個のティア（ティア０～ティア３１）の内の１つに対応する。個別のストリングの電荷蓄積デバイスは、電荷蓄積デバイスのストリングがその近くに形成される半導体材料（例えば、ポリシリコン）の個別のピラー内に形成されるもの等の共通のチャネル領域を共有し得る。第２の方向（Ｘ－Ｘ´）では、例えば、複数のストリングの１６個の第１のグループの各第１のグループは、例えば、複数（例えば、３２個）のアクセス線（すなわち、ワード線ＷＬとしても知られる“グローバル制御ゲート（ＣＧ）線”）を共有する８つのストリングを含み得る。アクセス線の各々は、ティア内の電荷蓄積デバイスを結合し得る。同じアクセス線によって結合された（したがって同じティアに対応する）電荷蓄積デバイスは、例えば、各電荷蓄積デバイスが２ビットの情報を蓄積することが可能なセルを含む場合に、Ｐ０／Ｐ３２、Ｐ１／Ｐ３３、及びＰ２／Ｐ３４等の２つのページに論理的にグループ化され得る。第３の方向（Ｙ－Ｙ´）では、例えば、複数のストリングの８つの第２のグループの各第２のグループは、８つのデータ線の内の対応する１つによって結合された１６個のストリングを含み得る。メモリブロックのサイズは、１，０２４ページ及び合計で約１６ＭＢ（例えば、１６ＷＬ×３２ティア×２ビット＝１，０２４ページ/ブロック、ブロックサイズ＝１，０２４ページ×１６ＫＢ／ページ＝１６ＭＢ）を含み得る。ストリング、ティア、アクセス線、データ線、第１のグループ、第２のグループ、及び／又はページの数は、図２に示されるものよりも多くてもよく、少なくてもよい。
図３は、図２に関して説明されたストリングの１６個の第１のグループの内の１つ内に電荷蓄積デバイスの１５個のストリングを含む、Ｘ－Ｘ´方向における図２の３Ｄ ＮＡＮＤメモリデバイス２００のメモリブロック３００の断面図を示す。メモリブロック３００の複数のストリングは、タイル列Ｉ、タイル列Ｊ、及びタイル列Ｋ等の複数のサブセット３１０、３２０、３３０（例えば、タイル列）にグループ化され得、各サブセット（例えば、タイル列）は、メモリブロック３００の“部分的ブロック”を含む。グローバルドレイン側選択ゲート（ＳＧＤ）線３４０は、複数のストリングのＳＧＤに結合され得る。例えば、グローバルＳＧＤ線３４０は、複数（例えば、３つ）のサブＳＧＤドライバ３３２、３３４、３３６の内の対応する１つを介して、各サブＳＧＤ線が個別のサブセット（例えば、タイル列）に対応する複数（例えば、３つ）のサブＳＧＤ線３４２、３４４、３４６に結合され得る。サブＳＧＤドライバ３３２、３３４、３３６の各々は、他の部分的ブロックのものとは独立して、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＤを同時に結合又は切断し得る。グローバルソース側選択ゲート（ＳＧＳ）線３６０は、複数のストリングのＳＧＳに結合され得る。例えば、グローバルＳＧＳ線３６０は、複数のサブＳＧＳドライバ３２２、３２４、３２６の内の対応する１つを介して、各サブＳＧＳ線が個別のサブセット（例えば、タイル列）に対応する複数のサブＳＧＳ線３６２、３６４、３６６に結合され得る。サブＳＧＳドライバ３２２、３２４、３２６の各々は、他の部分的ブロックのものとは独立して、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＳを同時に結合又は切断し得る。グローバルアクセス線（例えば、グローバルＣＧ線）３５０は、複数のストリングの各々の個別のティアに対応する電荷蓄積デバイスを結合し得る。各グローバルＣＧ線（例えば、グローバルＣＧ線３５０）は、複数のサブストリングドライバ３１２、３１４、及び３１６の内の対応する１つを介して、複数のサブアクセス線（例えば、サブＣＧ線）３５２、３５４、３５６に結合され得る。サブストリングドライバの各々は、他の部分的ブロック及び／又は他のティアのものとは独立して、個別の部分的ブロック及び／又はティアに対応する電荷蓄積デバイスを同時に結合又は切断し得る。個別のサブセット（例えば、部分的ブロック）及び個別のティアに対応する電荷蓄積デバイスは、電荷蓄積デバイスの“部分的ティア”（例えば、単一の“タイル”）を含み得る。個別のサブセット（例えば、部分的ブロック）に対応するストリングは、サブソース３７２、３７４、及び３７６（例えば、“タイルソース”）の内の対応する１つに結合され得、各サブソースは、個別の電源に結合される。
ＮＡＮＤメモリデバイス２００は、代替的に、図４の概略図を参照して説明される。
メモリアレイ２００は、ワード線２０２１～２０２Ｎ、及びビット線２２８１～２２８Ｍを含む。
メモリアレイ２００はまた、ＮＡＮＤストリング２０６１～２０６Ｍを含む。各ＮＡＮＤストリングは、電荷蓄積トランジスタ２０８１～２０８Ｎを含む。電荷蓄積トランジスタは、電荷を蓄積するためにフローティングゲート材料（例えば、ポリシリコン）を使用し得、又は電荷を蓄積するために電荷トラップ材料（例えば、窒化ケイ素、金属ナノドット等）を使用し得る。
電荷蓄積トランジスタ２０８は、ワード線２０２とストリング２０６との交点に設置される。電荷蓄積トランジスタ２０８は、データの蓄積のための不揮発性メモリセルを表す。各ＮＡＮＤストリング２０６の電荷蓄積トランジスタ２０８は、ソース選択デバイス（例えば、ソース側選択ゲート、ＳＧＳ）２１０とドレイン選択デバイス（例えば、ドレイン側選択ゲート、ＳＧＤ）２１２との間でソースからドレインに直列に接続される。各ソース選択デバイス２１０は、ストリング２０６とソース選択線２１４との交点に設置される一方、各ドレイン選択デバイス２１２は、ストリング２０６とドレイン選択線２１５との交点に設置される。選択デバイス２１０及び２１２は、任意の適切なアクセスデバイスであり得、図４にボックスを用いて一般的に説明される。
各ソース選択デバイス２１０のソースは、共通のソース線２１６に接続される。各ソース選択デバイス２１０のドレインは、対応するＮＡＮＤストリング２０６の第１の電荷蓄積トランジスタ２０８のソースに接続される。例えば、ソース選択デバイス２１０１のドレインは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８１のソースに接続される。ソース選択デバイス２１０は、ソース選択線２１４に接続される。
各ドレイン選択デバイス２１２のドレインは、ドレイン接点でビット線（すなわち、デジット線）２２８に接続される。例えば、ドレイン選択デバイス２１２１のドレインは、ビット線２２８１に接続される。各ドレイン選択デバイス２１２のソースは、対応するＮＡＮＤストリング２０６の最後の電荷蓄積トランジスタ２０８のドレインに接続される。例えば、ドレイン選択デバイス２１２１のソースは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８Ｎのドレインに接続される。
電荷蓄積トランジスタ２０８は、ソース２３０、ドレイン２３２、電荷蓄積領域２３４、及び制御ゲート２３６を含む。電荷蓄積トランジスタ２０８は、ワード線２０２に結合されたそれらの制御ゲート２３６を有する。電荷蓄積トランジスタ２０８の列は、所与のビット線２２８に結合されたＮＡＮＤストリング２０６内のそれらのトランジスタである。電荷蓄積トランジスタ２０８の行は、所与のワード線２０２に一般的に結合されたそれらのトランジスタである。
改善されたＮＡＮＤアーキテクチャを開発することが望ましいであろう。
メモリセルを備えたメモリアレイを有する従来技術のメモリデバイスのブロック図を示す。 ３Ｄ ＮＡＮＤメモリデバイスの形式での図１の従来技術のメモリアレイの概略図を示す。 Ｘ－Ｘ´の方向の図２の従来技術の３Ｄ ＮＡＮＤメモリデバイスの断面図を示す。 従来技術のＮＡＮＤメモリアレイの概略図である。 例示的なメモリアレイを含む集積アセンブリの領域の概略的断面側面図である。 図５Ａの線５Ａ－５Ａに沿った概略的トップダウン図である。図５は、図５Ａの線５－５に沿っている。 導電性領域内の材料の例示的な配列を説明する、図５の例示的なメモリアレイの導電性領域の概略的断面拡大図である。 導電性領域内の材料の別の例示的な配列を説明する、図５の例示的なメモリアレイの導電性領域の別の概略的断面拡大図である。
幾つかの実施形態は、（幾つかの実施形態では金属含有材料であり得る）少なくとも３つの異なる材料を含む導電性構造体（例えば、ワード線）を有するＮＡＮＤメモリアレイを含む。例示的な実施形態は、図５～図７を参照して説明される。
図５及び５Ａを参照すると、構築物１０（集積アセンブリ又は集積構造体とも称される）は、交互の第１及び第２のレベル１６及び１８のスタック１４を含む。
第１のレベル１６は絶縁材料２０を含み、第２のレベル１８は導電性領域２２を含む。レベル１６及び１８は、任意の適切な厚さであり得る。レベル１６は、レベル１８とは異なる厚さであり得、又はレベル１８と同じ厚さであり得る。幾つかの実施形態では、レベル１６及び１８は、約５ナノメートル（ｎｍ）～約１００ｎｍの範囲内、約５ｎｍ～約５０ｎｍの範囲内等の厚さを有し得る。幾つかの実施形態では、導電性領域２２は、約１０ｎｍ～約１００ｎｍの範囲内の厚さを有し得る。
絶縁材料２０は、任意の適切な組成物又は組成物の組み合わせを含み得、幾つかの実施形態では、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。
絶縁材料２４は、導電性領域２２の周りに拡張する。絶縁材料２４は、誘電体バリア材料に対応し得、任意の適切な組成物を含み得る。幾つかの実施形態では、誘電体バリア材料２４は、高ｋ材料（実例として、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル等の内の１つ以上）を含み得、用語“高ｋ”は、二酸化ケイ素の誘電率よりも大きい誘電率を意味する。絶縁材料２４は、単一の均質な材料であることが示されているが、他の実施形態では、絶縁材料は、２つ以上の別個の組成物を含み得る。
導電性領域２２は導電性ワード線を含む。幾つかの実施形態では、導電性レベル１８は、ＮＡＮＤ構成のワード線レベル（制御ゲートレベル、メモリセルレベル）と称され得る。ＮＡＮＤ構成は、メモリセルのストリング（所謂、ＮＡＮＤストリング）を含み得、ストリング内のメモリセルの数は、メモリセルレベル１８の数によって決定される。ＮＡＮＤストリングは、任意の適切な数のメモリセルレベルを含み得る。実例として、ＮＡＮＤストリングは、８個のメモリセルレベル、１６個のメモリセルレベル、３２個のメモリセルレベル、６４個のメモリセルレベル、５１２個のメモリセルレベル、１０２４個のメモリセルレベル等を有し得る。
レベル１６は、スタック１４内のワード線レベル（制御ゲートレベル）１８と交互になる絶縁レベルと称され得る。そうした絶縁レベル１６は、絶縁材料２０を含むとみなされ得る。
構造体２８は、スタック１４を通って延伸する。構造体２８は、それらがチャネル材料３０を含むという点で、チャネル材料構造体と称され得る。チャネル材料３０は、半導体材料を含み、任意の適切な組成物又は組成物の組み合わせを含み得る。実例として、チャネル材料３０は、シリコン、ゲルマニウム、ＩＩＩ／Ｖ半導体材料（例えば、リン化ガリウム）、半導体酸化物等の内の１つ以上を含み得、用語ＩＩＩ／Ｖ半導体材料は、周期表の族ＩＩＩ及びＶから選択された元素を含む半導体材料を指す（族ＩＩＩ及びＶは古い命名法であり、現在は族１３及び１５と称される）。
トンネル材料（ゲート誘電体材料）３２、電荷蓄積材料３４、及び電荷遮断材料３６は、チャネル材料３０と垂直方向に積み重ねられたレベル１６／１８との間にある。トンネル材料、電荷蓄積材料、及び電荷遮断材料は、任意の適切な組成物又は組成物の組み合わせを含み得る。
幾つかの実施形態では、トンネル材料３２は、例えば、二酸化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等の内の１つ以上を含み得る。
幾つかの実施形態では、電荷蓄積材料３４は、窒化ケイ素、酸窒化ケイ素、導電性ナノドット等の電荷トラップ材料を含み得る。代替的な実施形態では、電荷蓄積材料３４は、フローティングゲート材料（例えば、多結晶シリコン等）を含むように構成され得る。
幾つかの実施形態では、電荷遮断材料３６は、二酸化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等の内の１つ以上を含み得る。
説明する実施形態では、チャネル材料３０は、構造体２８の各々内の環状リングとして構成される。絶縁材料３８は、そうした環状リングを充填する。絶縁材料３８は、例えば、二酸化ケイ素等の任意の適切な組成物又は組成物の組み合わせを含み得る。説明する構造体２８は、絶縁材料３８が環状リング形状のチャネル構成の“中空”内に提供されるという点で、中空チャネル構成を含むとみなされ得る。他の実施形態（図示せず）では、チャネル材料は、中実ピラー構成として構成され得る。
チャネル材料構造体２８は、材料３０、３２、３４、３６、及び３８の全てを組み合わせて含むとみなされ得る。図５Ａの上面図は、チャネル材料構造２８が六方密（ｈｅｘａｇｏｎａｌｌｙ－ｐａｃｋｅｄ）パターンで配列され得ることを示している。
スリット（トレンチ）４０は、スタック１４を通って延伸し、そうしたスリットは、絶縁材料４２で充填される。絶縁材料４２は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。
幾つかの実施形態では、スタック１４は、垂直方向に延伸するスタックであるとみなされ得、構造体２８は、スタック１４を通過する、垂直方向に延伸するチャネル材料構造体であるとみなされ得る。
スタック１４は、支持ベース１２の上方にある。ベース１２は、半導体材料を含み得、例えば、単結晶シリコンを含み得、本質的にそれからなり得、又はそれからなり得る。ベース１２は、半導体基板と称され得る。用語“半導体基板”は、半導体ウェハ（単独又は他の材料を含むアセンブリの何れか）等のバルク半導体材料、及び半導体材料層（単独又は他の材料を含むアセンブリの何れか）を含むがこれらに限定されない半導体材料を含む任意の構築物を意味する。用語“基板”は、上で説明した半導体基板を含むがこれらに限定されない任意の支持構造体を指す。幾つかの用途では、ベース１２は、集積回路製造と関連付けられる１つ以上の材料を含む半導体基板に対応し得る。そうした材料は、例えば、高融点金属材料、バリア材料、拡散材料、絶縁体材料等の内の１つ以上を含み得る。
ベース１２とスタック１４との間に１つ以上の追加の材料、コンポーネント等が提供され得ることを図式的に指し示すために、ベース１２とスタック１４との間に間隙が示されている。そうした追加のコンポーネントは、例えば、導電性ソース線、選択ゲート等を含み得る。
ワード線レベル（制御ゲートレベル）１８は、チャネル材料構造体２８に隣接する導電性ゲート４４（その内の幾つかのみにラベルが付されている）を含む。導電性ゲート４４は、導電性ゲート４４は、誘電体バリア材料２４の領域、電荷遮断材料３６の領域、電荷蓄積材料３４の領域、トンネル材料３２の領域、及びチャネル材料３０の領域と共に、メモリセル４６を形成する。こうしたメモリセルは、図１～図４を参照して上で説明したＮＡＤＭメモリアレイに類似した３次元ＮＡＮＤメモリアレイ４８中に組み込まれる。メモリセル４６は全て相互に実質的に同一である（用語“実質的に同一”は、製造及び測定の合理的な許容範囲内で同一であることを意味する）。
動作中、電荷蓄積材料３４は、メモリセル４４の電荷蓄積領域４５（その内の幾つかのみにラベルが付されている）を形成する。電荷蓄積材料３４は、メモリセル４６内に情報を蓄積するように構成され得る。個々のメモリセル内に蓄積される情報の値（用語“値”は、１ビット又は複数ビットを表す）は、メモリセルの電荷蓄積領域内に蓄積される電荷の量（例えば、電子の数）に基づき得る。個々の電荷蓄積領域内の電荷の量は、少なくとも部分的に、関連するゲート４４に印加される電圧の値に基づいて、及び／又は関連するチャネル材料３０に印加される電圧の値に基づいて制御され得る（例えば、増加し得又は減少し得る）。
トンネル材料３２は、メモリセル４６のトンネル領域４７（その内の幾つかのみにラベルが付されている）を形成する。そうしたトンネル領域は、電荷蓄積材料３４とチャネル材料３０との間の電荷（例えば、電子）の所望のマイグレーション（例えば、輸送）を可能にするように構成され得る。トンネル領域は、例えば、等価酸化膜厚（ＥＯＴ）等であるがこれに限定されない、選択された基準を達成するように構成（すなわち、設計）され得る。ＥＯＴは、代表的な物理的厚さの観点から、トンネル領域の電気的特性（例えば、静電容量）を定量化する。例えば、ＥＯＴは、リーク電流及び信頼性の考慮事項を無視して、所与の誘電体と同じ静電容量密度を有する必要があるであろう理論上の二酸化ケイ素層の厚さとして定義され得る。
電荷遮断材料３６は、電荷蓄積材料３４に隣接し、メモリセル４６の電荷遮断領域４９（その内の幾つかのみにラベルが付されている）を形成する。電荷遮断領域は、電荷が電荷蓄積材料３４から関連するゲート４４に流れるのを遮断するメカニズムを提供し得る。
誘電体バリア材料２４は、電荷遮断材料３６と関連するゲート４４との間に提供され、ゲート４４から電荷蓄積材料３４への電荷キャリアの逆トンネリングを抑制するために利用され得る。幾つかの実施形態では、誘電体バリア材料２４は、メモリセル４６内に誘電体バリア領域５１（その内の幾つかのみにラベルが付されている）を形成するとみなされ得る。
幾つかの実施形態では、導電性領域２２は、３つ以上の異なる材料を含む。図６は、導電性領域の例示的な構成をよりよく説明するために、導電性領域２２の内の１つの拡大図を示す。
図６の導電領域２２は、第１の材料６０、第２の材料６２、及び第３の材料６４を含む。３つの材料が示されているが、他の実施形態では、導電領域２２は３つよりも多い材料を含み得ることは理解されるべきである。幾つかの実施形態では、材料６０、６２、及び６４の３つ全てが導電性であり得、金属含有材料であり得る。
第１の材料６０は、内部材料（又はコア材料）と称され得る。
内側材料６０は外周６１を有し、第２の材料６２は、図６の断面に沿って第１の材料６０の周囲６１の周りに拡張する。第２の材料６２は、第１の材料６０に直接隣接する。第２の材料６２は外周６３を有し、第３の材料６４は、図６の断面に沿って第２の材料６２の周囲６３の周りに拡張する。第３の材料６４は、第２の材料６２に直接隣接する。説明する実施形態では、第３の材料６４はまた、誘電体バリア材料２４に直接隣接する。
材料６０、６２、及び６４は、組成的に相互に異なる。
材料６０は、低抵抗（すなわち、高導電率）を有するように選択され得、幾つかの実施形態では、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、及びタングステン（Ｗ）の内の１つ以上を含み得、本質的にそれからなり得、又はそれから成り得る。材料６０は、非金属元素と組み合わせて金属を含むのではなく、幾つかの実施形態では金属のみを含み得る。
第２の材料６２は、第３の材料６４と第１の材料６０との両方に良好な接着を提供するように選択され得る（すなわち、第３の材料６４から第１の材料６０への結合遷移を提供するために利用され得る）。第２の材料６２はまた、第１の材料６０内の大きな粒子の成長を促進するように選択され得る。導電性材料６０内に大きな粒子を有することの利点は、大きな粒子が、小さな粒子と比較して導電性材料内の導電率を改善することが多いことである。第２の材料６２はまた、第１の材料６０及び第３の材料６４との界面に沿って（すなわち、境界６１及び６３に沿って）低応力を有するように選択され得る。第２の材料６２は導電性材料であることが示されているが、幾つかの実施形態では、導電性領域２２がＮＡＮＤアセンブリのワード線で利用するのに適した導電性特性を保持することを可能にするのに第２の材料６２が十分に薄い及び／又は十分に漏れやすい限り、第２の材料は代わりに電気的絶縁材料であり得ることは理解されるべきである。
幾つかの実施形態では、第２の材料６２は、金属窒化物、金属炭化物、金属ホウ化物、金属酸化物、及び金属炭窒化物からなるグループから選択される１つ以上の組成物を含み得る。幾つかの実施形態では、第２の材料６２は、ＡｌＯ、ＣｅＯ、ＨｆＯ、ＩｒＯ、ＮｉＯ、ＲｕＯ、ＳｉＮ、ＳｉＯ、ＴａＯ、ＴｉＮ、ＴｉＯ、ＷＮ、及びＺｒＯの内の１つ以上を含み得、本質的にそれからなり得、又はそれからなり得、式は、特定の化学量論ではなく主成分を指し示す。
図６の説明する実施形態では、第２の材料６２は連続的である（すなわち、コア材料６０の周囲６１の周りに拡張する連続的な層又は連続的な膜である）。他の実施形態では、第２の材料６２は（図７を参照して以下でより詳細に論じるように）不連続であり得る。
更に図６を参照すると、第３の材料６４は、誘電体バリア材料２４に十分に接着するように、及び／又は高い仕事関数（例えば、約２０℃の温度で少なくとも約４．３電子ボルト（ｅＶ）の仕事関数）を有するように選択され得る。幾つかの実施形態では、第３の材料６４は、金属窒化物及び金属窒化ケイ素からなるグループから選択される１つ以上の組成物を含み得る。幾つかの実施形態では、第３の材料は、ＭｏＮ、ＭｏＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、ＷＮ、及びＷＳｉＮの内の１つ以上を含み得、本質的にそれからなり得、又はそれらからなり得、式は、特定の化学量論ではなく主成分を指し示す。
導電性領域２２内の少なくとも３つの材料の利用は、導電性領域の特性（例えば、仕事関数、導電率、応力等）を、ＮＡＮＤアセンブリ内のメモリセル動作の最適化のために調整することを可能にし得る。
幾つかの例示的な実施形態では、第１の材料６０は、タングステン（Ｗ）を含み得、本質的にそれからなり得、又はそれからなり得、第２の材料６２は、ＴｉＮ（窒化チタン）及びＷＮ（窒化タングステン）の内の一方又は両方を含み得、本質的にそれからなり得、又はそれらからなり得、第３の材料６４は、ＴｉＳｉＮ（窒化チタンシリコン）及びＷＳｉＮ（窒化タングステンシリコン）の内の一方又は両方を含み得、本質的にそれからなり得、又はそれらからなり得、式は、特定の化学量論ではなく主成分を指し示す。第１の材料６０のタングステンは、低抵抗のために選択され得る。第２の材料６２の窒化チタン及び／又は窒化タングステンは、タングステンとの強い接着、大きなタングステン粒子の核形成、タングステンとの界面に沿った低応力、及び低コストを促進するために選択され得る。窒化チタンシリコン及び／又は窒化タングステンシリコンは、高い仕事関数を提供するように選択され得、それは、セル動作（例えば、動作速度）を改善し得る。
材料６０、６２、及び６４は、任意の適切な厚さを有し得る。幾つかの実施形態では、導電性領域２２は、約１０ｎｍ～約１００ｎｍの範囲内の全体の厚さ（総厚）Ｔを有し得、第１、第２、及び第３の材料（６０、６２、及び６４）の各々は、全体の厚さの約１０％から全体の厚さの約９０％までの範囲内の厚さを有し得る。幾つかの実施形態では、第２の材料６２は、非常に薄い（又は不連続でさえある）ことがあり、材料６０及び６４は全体の厚さの約１０％から全体の厚さの約９０％までの範囲内の厚さを各々有するであろう。
上で論じたように、幾つかの実施形態では、第２の材料６２は不連続であり得る。図７は、第２の材料６２が不連続である導電性領域２２の例示的な実施形態を示す。不連続材料は、導電性又は電気的に絶縁性であり得る。材料６２は、読者による材料の視覚化を単純化するため、並びに材料が幾つかの実施形態では電気的に絶縁性であり得ることを強調するために、図７にはクロスハッチングなしで示されている。不連続材料６２は、そうしたものが導電性材料６０内での大きな粒子サイズの形成を促進する場合に有利であり得る。
上で論じたアセンブリ及び構造体は、集積回路内で利用され得（用語“集積回路”は、半導体基板により支持される電子回路を意味する）、電子システム中に組み込まれ得る。そうした電子システムは、例えば、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール、及びアプリケーション固有のモジュールで使用され得、多層、マルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機等の広範囲のシステムの内の何れかであり得る。
特に明記しない限り、本明細書で説明する様々な材料、物質、組成物等は、例えば、原子層堆積（ＡＬＤ）、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）等を含む、現在知られている、又はまだ開発されていない任意の適切な方法論を用いて形成され得る。
用語“誘電性”及び“絶縁性”は、絶縁性の電気的特性を有する材料を説明するために利用され得る。この開示では、該用語は同義語とみなされる。幾つかの実例での用語“誘電性”の利用、及び他の実例での用語“絶縁性”（又は“電気的に絶縁性”）の利用は、後続する特許請求の範囲内の先行詞を単純化するために、この開示内の言語のバリエーションを提供するものであり得、化学的又は電気的な何らかの重要な相違を指し示すために利用されない。
用語“電気的に接続される”及び“電気的に結合される”は、両方ともこの開示において利用され得る。該用語は同義語とみなされる。幾つかの実例での一方の用語の利用、他の実例での他方の用語の利用は、後続する特許請求の範囲内の先行詞を単純化するために、この開示内の言語のバリエーションを提供するものであり得る。
図面中の様々な実施形態の特定の向きは、説明の目的のみのためのものであり、幾つかの用途では、実施形態は、示された向きに対して回転させられ得る。本明細書で提供される説明及び後続する特許請求の範囲は、構造体が図面の特定の向きにあるか、それとも、そうした向きに対して回転されるかに関係なく、様々な機構間の説明された関係を有する任意の構造体に関係する。
添付の例証の断面図は、断面の平面内の機構のみを示しており、図面を簡略化するために、特に明記しない限り、断面の平面の背後にある材料を示していない。
構造体が別の構造体に対して“上”、“隣接”、又は“接触（ａｇａｉｎｓｔ）”であると上で言及される場合、それは、別の構造上に直接あり得、又は介在する構造も存在し得る。対照的に、構造が別の構造に対して“直接上”、“直接隣接”、又は“直接接触”であると言及される場合、介在する構造は存在しない。用語“真下”、“真上”等は、（特に明記されていない限り）直接の物理的接触を指し示すのではなく、直立した位置合わせを指し示す。
構造体（例えば、層、材料等）は、構造体が一般的に、下にあるベース（例えば、基板）から上向きに延伸することを指し示すために“垂直方向に延伸する”と称され得る。垂直方向に延伸する構造体は、ベースの上面に対して実質的に直交して延伸してもよく、しなくてもよい。
幾つかの実施形態は、導電性ゲートを有するメモリセルを含む。導電性ゲートは、少なくとも３つの異なる材料を含む。少なくとも３つの異なる材料は、第１の材料と、第１の材料に直接隣接する第２の材料と、第２の材料に直接隣接する第３の材料とを含む。第１、第２、及び第３の材料は、組成的に相互に異なる。第１及び第３の材料は金属を含み、導電性である。電荷遮断領域は導電性ゲートに隣接する。電荷蓄積領域は電荷遮断領域に隣接する。トンネル材料は電荷蓄積領域に隣接する。チャネル材料はトンネル材料に隣接する。トンネル材料は、チャネル材料と電荷蓄積領域との間にある。
幾つかの実施形態は、交互の絶縁レベル及び制御ゲートレベルの垂直スタックを有するアセンブリを含む。制御ゲートレベルは導電性領域を含む。導電性領域は、第１の金属含有材料と、第１の金属含有材料の外周に沿った第２の金属含有材料と、第２の金属含有材料の外周に沿った第３の金属含有材料とを含む。第１、第２、及び第３の金属含有材料は、組成が相互に異なる。電荷蓄積領域は導電性領域に隣接する。電荷遮断領域は、電荷蓄積領域と導電性領域との間にある。
幾つかの実施形態は、交互の絶縁レベル及び制御ゲートレベルの垂直スタックを有するメモリアレイを含む。チャネル材料は、スタックに沿って垂直方向に延伸する。制御ゲートレベルは導電性領域を含む。導電性領域は、３つの異なる金属含有材料を含む。電荷蓄積領域は制御ゲートレベルに隣接する。電荷遮断領域は、電荷蓄積領域と導電性領域との間にある。
法令に準拠して、本明細書に開示される主題は、構造的及び系統的機構に関して多かれ少なかれ具体的な言語で説明されている。しかしながら、本明細書に開示される手段は例示的な実施形態を含むので、特許請求の範囲は、示され説明される特定の機構に限定されないことは理解されるべきである。特許請求の範囲は、したがって、文字通りの言葉で全範囲を与えられ、均等論に従って適切に解釈されるべきである。

Claims (33)

  1. 導電性ゲートであって、前記導電性ゲートは少なくとも３つの異なる材料を含み、前記少なくとも３つの異なる材料は、第１の材料と、前記第１の材料に直接隣接する第２の材料と、前記第２の材料に直接隣接する第３の材料とを含み、前記第１、第２、及び第３の材料は組成的に相互に異なり、前記第１及び第３の材料は金属を含み、導電性である、前記導電性ゲートと、
    前記導電性ゲートに隣接する電荷遮断領域と、
    前記電荷遮断領域に隣接する電荷蓄積領域と、
    前記電荷蓄積領域に隣接するトンネル材料と、
    前記トンネル材料に隣接するチャネル材料であって、前記トンネル材料は、前記チャネル材料と前記電荷蓄積領域との間にある、前記チャネル材料と
    を含むメモリセル。
  2. 前記第１の材料は、Ｃｏ、Ｍｏ、Ｎｉ、Ｒｕ、及びＷの内の１つ以上を含む、請求項１に記載のメモリセル。
  3. 前記第１の材料は、Ｃｏ、Ｍｏ、Ｎｉ、Ｒｕ、及びＷの内の１つ以上からなる、請求項１に記載のメモリセル。
  4. 前記第２の材料は、金属窒化物、金属炭化物、金属ホウ化物、金属酸化物、及び金属炭窒化物からなるグループから選択される１つ以上の組成物を含む、請求項１に記載のメモリセル。
  5. 前記第２の材料は、ＡｌＯ、ＣｅＯ、ＨｆＯ、ＩｒＯ、ＮｉＯ、ＲｕＯ、ＳｉＮ、ＳｉＯ、ＴａＯ、ＴｉＮ、ＴｉＯ、ＷＮ、及びＺｒＯの内の１つ以上を含み、前記式は特定の化学量論ではなく主成分を指し示す、請求項１に記載のメモリセル。
  6. 前記第２の材料は、ＡｌＯ、ＣｅＯ、ＨｆＯ、ＩｒＯ、ＮｉＯ、ＲｕＯ、ＳｉＮ、ＳｉＯ、ＴａＯ、ＴｉＮ、ＴｉＯ、ＷＮ、及びＺｒＯの内の１つ以上からなり、前記式は特定の化学量論ではなく主成分を指し示す、請求項１に記載のメモリセル。
  7. 前記第２の材料は連続的である、請求項１に記載のメモリセル。
  8. 前記第２の材料は不連続である、請求項１に記載のメモリセル。
  9. 前記第２の材料は導電性である、請求項１に記載のメモリセル。
  10. 前記第２の材料は電気的に絶縁性である、請求項１に記載のメモリセル。
  11. 前記第３の材料は、金属窒化物及び金属窒化ケイ素からなるグループから選択される１つ以上の組成物を含む、請求項１に記載のメモリセル。
  12. 前記第３の材料は、約２０℃で少なくとも約４．３ｅＶの仕事関数を有する、請求項１に記載のメモリセル。
  13. 前記第３の材料は、ＭｏＮ、ＭｏＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、ＷＮ、及びＷＳｉＮの内の１つ以上を含み、前記式は特定の化学量論ではなく主成分を指し示す、請求項１に記載のメモリセル。
  14. 前記第３の材料は、ＭｏＮ、ＭｏＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、ＷＮ、及びＷＳｉＮの内の１つ以上からなり、前記式は特定の化学量論ではなく主成分を指し示す、請求項１に記載のメモリセル。
  15. 交互の絶縁レベル及び制御ゲートレベルの垂直スタックであって、前記制御ゲートレベルは導電性領域を含み、前記導電性領域は、第１の金属含有材料と、前記第１の金属含有材料の外周に沿った第２の金属含有材料と、前記第２の金属含有材料の外周に沿った第３の金属含有材料とを含み、前記第１、第２、及び第３の金属含有材料は組成が相互に異なる、前記垂直スタックと、
    前記導電性領域に隣接する電荷蓄積領域と、
    前記電荷蓄積領域と前記導電性領域との間の電荷遮断領域と
    を含むアセンブリ。
  16. 前記第２の金属含有材料は連続的である、請求項１５に記載のアセンブリ。
  17. 前記第２の金属含有材料は不連続である、請求項１５に記載のアセンブリ。
  18. 前記制御ゲートレベルの各々は、約１０ｎｍ～約１００ｎｍの範囲内の断面に沿った総厚を有し、前記第１及び第３の金属含有材料は、前記総厚の約１０％から前記総厚の約９０％までの範囲内の前記断面に沿った厚さを各々有する、請求項１５に記載のアセンブリ。
  19. 前記制御ゲートレベルの各々は、約１０ｎｍ～約１００ｎｍの範囲内の断面に沿った総厚を有し、前記第１、第２、及び第３の金属含有材料は、前記総厚の約１０％から前記総厚の約９０％までの範囲内の前記断面に沿った厚さを各々有する、請求項１５に記載のアセンブリ。
  20. 前記第１の金属含有材料は、Ｃｏ、Ｍｏ、Ｎｉ、Ｒｕ、及びＷの内の１つ以上からなる、請求項１５に記載のアセンブリ。
  21. 前記第２の金属含有材料は、ＡｌＯ、ＣｅＯ、ＨｆＯ、ＩｒＯ、ＮｉＯ、ＲｕＯ、ＴａＯ、ＴｉＮ、ＴｉＯ、ＷＮ、及びＺｒＯの内の１つ以上を含み、前記式は特定の化学量論ではなく主成分を指し示す、請求項１５に記載のアセンブリ。
  22. 前記第３の金属含有材料は、ＭｏＮ、ＭｏＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、ＷＮ、及びＷＳｉＮの内の１つ以上を含み、前記式は特定の化学量論ではなく主成分を指し示す、請求項１５に記載のアセンブリ。
  23. 前記第１の金属含有材料はＷからなり、
    前記第２の金属含有材料は、ＴｉＮ及びＷＮの内の一方又は両方を含み、前記式は特定の化学量論ではなく主成分を指し示し、
    前記第３の金属含有材料は、ＴｉＳｉＮ及びＷＳｉＮの内の一方又は両方を含み、前記式は特定の化学量論ではなく主成分を指し示す、
    請求項１５に記載のアセンブリ。
  24. 交互の絶縁レベル及び制御ゲートレベルの垂直スタックと、
    前記スタックに沿って垂直方向に延伸するチャネル材料と、
    導電性領域を含む前記制御ゲートレベルであって、前記導電性領域は３つの異なる金属含有材料を含む、前記制御ゲートレベルと、
    前記制御ゲートレベルに隣接する電荷蓄積領域と、
    前記電荷蓄積領域と前記導電性領域との間の電荷遮断領域と
    を含むメモリアレイ。
  25. 前記３つの異なる金属含有材料は、第１の金属含有材料と第３の金属含有材料との間に第２の金属含有材料を含む、請求項２４に記載のメモリアレイ。
  26. 前記第２の金属含有材料は不連続である、請求項２５に記載のメモリアレイ。
  27. 前記第２の金属含有材料は連続的である、請求項２５に記載のメモリアレイ。
  28. 前記第２の金属含有材料は導電性である、請求項２５に記載のメモリアレイ。
  29. 前記第２の金属含有材料は絶縁性である、請求項２５に記載のメモリアレイ。
  30. 前記第１の金属含有材料は、Ｃｏ、Ｍｏ、Ｎｉ、Ｒｕ、及びＷの内の１つ以上からなる、請求項２５に記載のメモリアレイ。
  31. 前記第２の金属含有材料は、ＡｌＯ、ＣｅＯ、ＨｆＯ、ＩｒＯ、ＮｉＯ、ＲｕＯ、ＴａＯ、ＴｉＮ、ＴｉＯ、ＷＮ、及びＺｒＯの内の１つ以上を含み、前記式は特定の化学量論ではなく主成分を指し示す、請求項２５に記載のメモリアレイ。
  32. 前記第３の金属含有材料は、ＭｏＮ、ＭｏＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、ＷＮ、及びＷＳｉＮの内の１つ以上を含み、前記式は特定の化学量論ではなく主成分を指し示す、請求項２５に記載のメモリアレイ。
  33. 前記第１の金属含有材料はＷからなり、
    第２の金属含有材料は、ＴｉＮ及びＷＮの内の一方又は両方を含み、前記式は特定の化学量論ではなく主成分を指し示し、
    第３の金属含有材料は、ＴｉＳｉＮ及びＷＳｉＮの内の一方又は両方を含み、前記式は特定の化学量論ではなく主成分を指し示す、
    請求項２５に記載のメモリアレイ。
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