JP2019050270A - 半導体記憶装置 - Google Patents

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film
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寛 中木
Hiroshi Nakagi
寛 中木
陽介 満野
Yosuke Manno
陽介 満野
岡本　達也
Tatsuya Okamoto
達也 岡本
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Toshiba Memory Corp
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Abstract

【課題】信頼性が高い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１導電形の半導体部材と、前記半導体部材の上層部分の一部に設けられた第２導電形の第１半導体領域と、前記半導体部材上に設けられ、複数の電極膜が第１方向に沿って相互に離隔して配列され、前記第１方向に対して交差した第２方向の端部の形状が、前記電極膜毎にテラスが形成された階段状である積層体と、前記積層体における前記端部を除く部分内に設けられ、前記第１方向に延び、前記第１方向から見て、前記第１半導体領域の外縁の外側に配置された第１半導体ピラーと、前記積層体の前記端部内に設けられ、前記第１方向に延び、前記第１方向から見て、前記第１半導体領域の外縁の内側に配置された第２半導体ピラーと、前記第１半導体ピラーと前記電極膜との間に設けられた電荷蓄積部材と、前記第２半導体ピラーと前記電極膜との間に設けられた絶縁部材と、を備える。【選択図】図２

Description

実施形態は、半導体記憶装置に関する。
近年、メモリセルを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。そして、電極膜と半導体ピラーの交差部分毎にメモリセルトランジスタが形成される。このような積層型の半導体記憶装置においては、信頼性の確保が課題となる。
特開２０１１−０２３６８７号公報
実施形態の目的は、信頼性が高い半導体記憶装置を提供することである。
実施形態に係る半導体記憶装置は、第１導電形の半導体部材と、前記半導体部材の上層部分の一部に設けられた第２導電形の第１半導体領域と、前記半導体部材上に設けられ、複数の電極膜が第１方向に沿って相互に離隔して配列され、前記第１方向に対して交差した第２方向の端部の形状が、前記電極膜毎にテラスが形成された階段状である積層体と、前記積層体における前記端部を除く部分内に設けられ、前記第１方向に延び、前記第１方向から見て、前記第１半導体領域の外縁の外側に配置された第１半導体ピラーと、前記積層体の前記端部内に設けられ、前記第１方向に延び、前記第１方向から見て、前記第１半導体領域の外縁の内側に配置された第２半導体ピラーと、前記第１半導体ピラーと前記電極膜との間に設けられた電荷蓄積部材と、前記第２半導体ピラーと前記電極膜との間に設けられた絶縁部材と、を備える。
第１の実施形態に係る半導体記憶装置を示す平面図である。 図１に示すＡ−Ａ’線による断面図である。 （ａ）は図１に示すＢ−Ｂ’線による断面図であり、（ｂ）は図１に示すＣ−Ｃ’線による断面図である。 図３（ｂ）の領域Ｄを示す断面図である。 第２の実施形態に係る半導体記憶装置を示す断面図である。 （ａ）及び（ｂ）は、第２の実施形態に係る半導体記憶装置を示す断面図であり、（ａ）は積層体のセル部を示し、（ｂ）は積層体の端部を示す。 第３の実施形態に係る半導体記憶装置を示す平面図である。 （ａ）は図７に示すＢ−Ｂ’線による断面図であり、（ｂ）は図７に示すＣ−Ｃ’線による断面図である。 （ａ）及び（ｂ）は、第４の実施形態に係る半導体記憶装置を示す断面図であり、（ａ）は積層体のセル部を示し、（ｂ）は積層体の端部を示す。 第５の実施形態に係る半導体記憶装置を示す断面図である。 第６の実施形態に係る半導体記憶装置を示す断面図である。 （ａ）及び（ｂ）は、第６の実施形態に係る半導体記憶装置を示す断面図であり、（ａ）は積層体のセル部を示し、（ｂ）は積層体の端部を示す。 （ａ）及び（ｂ）は、第６の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第６の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第７の実施形態に係る半導体記憶装置を示す断面図であり、（ａ）は積層体のセル部を示し、（ｂ）は積層体の端部を示す。 （ａ）及び（ｂ）は、第７の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第７の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す平面図である。
図２は、図１に示すＡ−Ａ’線による断面図である。
図３（ａ）は図１に示すＢ−Ｂ’線による断面図であり、（ｂ）は図１に示すＣ−Ｃ’線による断面図である。
図４は、図３（ｂ）の領域Ｄを示す断面図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。後述する図においても同様である。
本実施形態に係る半導体記憶装置は、積層型のＮＡＮＤフラッシュメモリである。
図１に示すように、本実施形態に係る半導体記憶装置１においては、導電形がｐ形のシリコン基板１０が設けられている。シリコン基板１０は、例えば、シリコンの単結晶により形成されている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面１０ａ（図２参照）に対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面１０ａに対して垂直な方向を「Ｚ方向」とする。また、Ｚ方向のうち、シリコン基板１０内から上面１０ａに向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
また、本明細書において、「シリコン基板」とは、シリコン（Ｓｉ）を主成分とする基板をいう。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。また、一般にシリコンは半導体材料であるため、特段の説明が無い限り、シリコン基板は半導体基板である。他の部材についても同様であり、原則として、その部材の特性は、主成分の特性を反映している。
シリコン基板１０の上層部分の一部には、導電形がｎ形のｎウェル１１が形成されており、ｎウェル１１の上層部分の一部には、導電形がｐ形のｐウェル１２が形成されており、ｐウェル１２の上層部分の一部には、導電形がｎ形のｎ形領域１３が形成されている。ｐウェル１２の上層部分の他の一部には、導電形がｎ＋形のｎ＋形コンタクト領域１４が形成されている。
ｐウェル１２上及びｎ形領域１３上には、複数の積層体２０が設けられている。複数の積層体２０はＹ方向に沿って配列されている。積層体２０間には、導電板２１が設けられている。導電板２１の形状は、ＸＺ平面に沿って拡がる板状である。ｎ＋形コンタクト領域１４は導電板２１の直下域に形成されており、導電板２１の下端に接続されている。
図２、図３（ａ）及び（ｂ）に示すように、積層体２０においては、複数の絶縁膜２２及び複数の電極膜２３が１層ずつ交互に積層されている。積層体２０のＸ方向の中央部をセル部２０ａという。セル部２０ａには、全ての段の電極膜２３が配置されている。一方、積層体２０のＸ方向の両端部２０ｂの形状は、電極膜２３毎にテラスが設けられた階段状である。積層体２０の上部におけるＹ方向の中央部には、Ｘ方向に延びるシリコン酸化部材２４が設けられている。シリコン酸化部材２４によって、最上段の電極膜２３が２つに分割されている。なお、上から複数段の電極膜２３がシリコン酸化部材２４によってそれぞれ２つに分割されていてもよい。
積層体２０のセル部２０ａ内には、例えばｉ形（真性）のポリシリコンからなるシリコンピラー２５が設けられている。シリコンピラー２５の形状は、下部２５ａが閉塞した略円筒形である。シリコンピラー２５の下部２５ａは、最下段の電極膜２３によって囲まれている。下部２５ａの側面上には、シリコン酸化膜２６が設けられている。シリコンピラー２５における下部２５ａを除く部分、すなわち、下から２段目以上の電極膜２３によって囲まれた部分を上部２５ｂという。上部２５ｂ内には、例えばシリコン酸化物（ＳｉＯ）からなるコア部材３１（図４参照）が設けられている。上部２５ｂの側面上には、メモリ膜２７が設けられている。
積層体２０の両端部２０ｂ内には、例えばｉ形（真性）のポリシリコンからなるシリコンピラー２８が設けられている。シリコンピラー２８の直径は、シリコンピラー２５の直径よりも大きい。シリコンピラー２８の形状は、下部２８ａが閉塞した略円筒形である。下部２８ａは最下段の電極膜２３によって囲まれている。下部２８ａの側面上には、シリコン酸化膜２９が設けられている。シリコンピラー２８における下部２８ａを除く部分、すなわち、下から２段目以上の電極膜２３によって囲まれた部分を上部２８ｂという。上部２８ｂの厚さは、シリコンピラー２５の上部２５ｂの厚さと略同じである。上部２８ｂ内には、例えばシリコン酸化物からなるコア部材３１（図４参照）が設けられている。上部２８ｂの側面上には、メモリ膜３０が設けられている。
図４に示すように、メモリ膜３０においては、シリコンピラー２８の上部２８ｂ側から順に、トンネル絶縁膜３２、電荷蓄積膜３３及びブロック絶縁膜３４が設けられている。トンネル絶縁膜３２は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜である。電荷蓄積膜３３は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む材料からなり、例えば、シリコン窒化物（ＳｉＮ）からなる。
ブロック絶縁膜３４は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。本実施形態においては、ブロック絶縁膜３４は、シリコン酸化層３５及びアルミニウム酸化層３６からなる二層膜である。トンネル絶縁膜３２、電荷蓄積膜３３及びシリコン酸化層３５の形状は、シリコンピラー２８の上部２８ｂを囲む円筒形である。アルミニウム酸化層３６は、電極膜２３の下面上、上面上、並びに、シリコンピラー２５及び２８に対向した側面上に設けられている。
メモリ膜２７の膜構成は、メモリ膜３０の膜構成と同じである。メモリ膜２７の膜厚は、メモリ膜３０の膜厚と略等しい。但し、メモリ膜２７内に配置されたコア部材３１は、メモリ膜３０内に配置されたコア部材３１よりも細い。従って、メモリ膜２７の内径はメモリ膜３０の内径よりも小さく、メモリ膜２７の外径もメモリ膜３０の外径よりも小さい。
電極膜２３には、例えばタングステン（Ｗ）からなる本体部３８と、バリアメタル層３９とが設けられている。バリアメタル層３９は、例えば、チタン（Ｔｉ）層及びチタン窒化層（ＴｉＮ）が積層された２層膜であり、本体部３８の上面上、下面上、及び、シリコンピラー２５及び２８に対向した側面上に設けられている。
図１及び図２に示すように、ｎ形領域１３は、積層体２０の両端部２０ｂの直下域に形成されており、セル部２０ａの直下域には配置されていない。このため、Ｚ方向から見て、シリコンピラー２５はｎ形領域１３の外縁の外側に配置されている。シリコンピラー２５の下端は、ｐウェル１２に接続されている。一方、Ｚ方向から見て、シリコンピラー２８はｎ形領域１３の外縁の内側に配置されている。シリコンピラー２８の下端はｎ形領域１３に接続されている。
また、積層体２０の上方及び側方には、積層体２０を覆うように、例えばシリコン酸化物からなる層間絶縁膜４０が設けられている。積層体２０上には、Ｙ方向に延びるビット線４１が設けられている。ビット線４１は、プラグ４２を介して、シリコンピラー２５の上端に接続されている。一方、シリコンピラー２８の上端は、どこにも接続されていない。また、シリコン基板１０の上層部分及び層間絶縁膜４０内における積層体２０の周囲には、ＣＭＯＳ等の回路素子が形成されており、周辺回路を構成している。
次に、本実施形態に係る半導体記憶装置の動作について説明する。
本実施形態に係る半導体記憶装置１においては、シリコンピラー２５と電極膜２３との交差部分毎に、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）からなるメモリセルが形成される。このメモリセルの閾値電圧を切り替えることにより、データを記憶する。一方、シリコンピラー２８は積層体２０の支柱として機能し、メモリセルは形成しない。以下、メモリセルに対するデータの書き込み、読み出し、及び消去の方法について説明する。
書込動作においては、選択された電極膜２３に正の書込電位を印加し、選択されたシリコンピラー２５にビット線４１を介して接地電位を印加することにより、シリコンピラー２５からトンネル絶縁膜３２を介して電荷蓄積膜３３に電子を注入する。電荷蓄積膜３３内に電子が蓄積されることにより、選択されたメモリセルの閾値電圧が上昇する。このようにして、選択されたメモリセルにデータが書き込まれる。
読出動作においては、読出対象となるメモリセルの電極膜２３に読出電位を印加した状態で、ビット線４１と導電板２１との間に電圧を印加する。そして、ビット線４１と導電板２１との間に流れる電流を検出することにより、メモリセルの閾値電圧を判定する。このようにして、選択されたメモリセルのデータが読み出される。
消去動作においては、１つの積層体２０に属する全ての電極膜２３に接地電位を印加し、積層体２０の周囲に配置されたコンタクト（図示せず）から、ｐウェル１２を介して、シリコンピラー２５に正の消去電位を印加する。これにより、電荷蓄積膜３３に蓄積されていた電子がトンネル絶縁膜３２を介してシリコンピラー２５に引き出される。この結果、電荷蓄積膜３３に蓄積されていた電子が消失し、そのメモリセルの閾値電圧が低下する。このようにして、ある積層体２０に属する全てのメモリセルのデータを一括して消去する。
一方、ｐウェル１２とシリコンピラー２８との間にはｎ形領域１３が介在しているため、ｐウェル１２に正の消去電位が印加されても、ｉ形のシリコンピラー２８には伝達されにくい。
次に、本実施形態の効果について説明する。
本実施形態に係る半導体記憶装置１においては、積層体２０の両端部２０ｂの直下域にｎ形領域１３が設けられているため、ｐウェル１２に印加された正の消去電位は、シリコンピラー２５には伝達されて、メモリセルに記憶されたデータが消去されるが、シリコンピラー２８には伝達されにくい。このため、シリコンピラー２８と電極膜２３との間に高い電圧が印加されることがなく、メモリ膜３０が損傷を受けることがない。この結果、本実施形態に係る半導体記憶装置は、信頼性が高い。
これに対して、仮に、ｎ形領域１３が設けられていないと、消去動作において、シリコンピラー２８にも消去電位が印加される。上述の如く、シリコンピラー２８の直径はシリコンピラー２５の直径よりも大きいが、シリコンピラー２８はシリコンピラー２５と同じ工程で形成される。この工程の条件は、メモリセルを構成するシリコンピラー２５に対して最適化されているため、シリコンピラー２８の形状精度は、シリコンピラー２５の形状精度よりも低くなる。この結果、シリコンピラー２８の形状はいびつになりやすく、シリコンピラー２８に消去電位が繰り返し印加されると、メモリ膜３０において電界集中が生じ、メモリ膜３０が破壊される場合がある。このため、半導体記憶装置の信頼性が低下してしまう。
また、ｎ形領域１３は、周辺回路を形成するための不純物注入工程を利用して形成することができる。これにより、ｎ形領域１３を形成するために、追加の工程を設ける必要がない。
（第２の実施形態）
次に、第２の実施形態について説明する。
図５は、本実施形態に係る半導体記憶装置を示す断面図である。
図６（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を示す断面図であり、（ａ）は積層体のセル部を示し、（ｂ）は積層体の端部を示す。
図５、図６（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置２においては、前述の第１の実施形態に係る半導体記憶装置１（図１〜図４参照）の構成に加えて、ｎ形領域１３の上層部分の一部に、導電形がｐ形のｐ形領域１５が設けられている。Ｚ方向から見て、ｐ形領域１５は、ｎ形領域１３の外縁の内側に配置されており、シリコンピラー２８の下端が接続されている。一方、シリコンピラー２５の下端はｐウェル１２に接続されている。
本実施形態に係る半導体記憶装置２においては、導電板２１とシリコンピラー２８との間に、ｎ形領域１３及びｐ形領域１５が介在している。このため、電極膜２３に接地電位が印加され、ｐウェル１２に正の消去電位が印加されると、ｎ形領域１３の電位は上昇するが、その電位はｐ形領域１５には伝わらず、ｎ形領域１３とｐ形領域１５との間に空乏層が形成される。これにより、消去電位はシリコンピラー２８には印加されず、シリコンピラー２８と電極膜２３との間に高電圧が印加されることがない。この結果、消去動作に伴ってメモリ膜３０が損傷を受け、シリコンピラー２８と電極膜２３との間にリーク電流が流れることを防止できる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第３の実施形態）
次に、第３の実施形態について説明する。
図７は、本実施形態に係る半導体記憶装置を示す平面図である。
図８（ａ）は図７に示すＢ−Ｂ’線による断面図であり、（ｂ）は図７に示すＣ−Ｃ’線による断面図である。
図７、図８（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置３は、前述の第１の実施形態に係る半導体記憶装置１（図１〜図４参照）と比較して、ｎ形領域１３の形状が異なっている。すなわち、本実施形態においては、ｎ形領域１３は、ｐウェル１２の上層部分のうち、各シリコンピラー２８の直下域及びその周囲に配置されている。ｎ形領域１３は、複数のシリコンピラー２８に対応して複数形成されており、ｎ形領域１３同士は、相互に離隔している。各ｎ形領域１３には、各シリコンピラー２８の下端が接続されている。Ｚ方向から見て、全てのｎ形領域１３は、ｐウェル１２の外縁の内側に配置されている。一方、シリコンピラー２５の直下域には、ｎ形領域１３は設けられておらず、シリコンピラー２５の下端はｐウェル１２に接続されている。
本実施形態においては、積層体２０に、シリコンピラー２５及びメモリ膜２７を形成するためのホール、並びに、シリコンピラー２８及びメモリ膜３０を形成するためのホールを形成した後、セル部２０ａをレジスト膜で覆い、ドナーとなる不純物をｐウェル１２の上層部分にイオン注入することにより、ｎ形領域１３を形成する。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第４の実施形態）
次に、第４の実施形態について説明する。
図９（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を示す断面図であり、（ａ）は積層体のセル部を示し、（ｂ）は積層体の端部を示す。
図９（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置４においては、前述の第３の実施形態に係る半導体記憶装置３（図７、図８（ａ）及び（ｂ））の構成に加えて、各ｎ形領域１３の上層部分の一部に、導電形がｐ形のｐ形領域１５が設けられている。Ｚ方向から見て、ｐ形領域１５は、ｎ形領域１３の外縁の内側に配置されており、シリコンピラー２８の下端が接続されている。
本実施形態に係る半導体記憶装置４においては、電極膜２３に接地電位が印加され、ｐウェル１２に正の消去電位が印加されると、ｎ形領域１３とｐ形領域１５との間に空乏層が形成される。これにより、消去電位はシリコンピラー２８には印加されない。
本実施形態における上記以外の構成、動作及び効果は、前述の第３の実施形態と同様である。
（第５の実施形態）
次に、第５の実施形態について説明する。
図１０は、本実施形態に係る半導体記憶装置を示す断面図である。
図１０に示すように、本実施形態に係る半導体記憶装置５は、前述の第１の実施形態に係る半導体記憶装置１（図１〜図４参照）と比較して、シリコン基板１０と積層体２０との間に、層間絶縁膜５０及び埋込ソース膜５１が設けられている点、並びに、導電板２１（図１、図３（ａ）及び（ｂ）参照）が設けられていない点が異なっている。
シリコン基板１０の上層部分及び層間絶縁膜５０内には、ＣＭＯＳ５３等の回路素子及び配線５２等が設けられており、周辺回路が構成されている。層間絶縁膜５０上には、埋込ソース膜５１が配置されている。埋込ソース膜５１には、周辺回路から電位が供給される。
埋込ソース膜５１においては、金属層５５が設けられており、金属層５５上には、導電形がｎ形のｎ形シリコン層５６が設けられている。ｎ形シリコン層５６の上層部分の一部には、導電形がｐ形のｐ形シリコン層５７が設けられている。Ｚ方向から見て、ｐ形シリコン層５７は、積層体２０の両端部２０ｂの直下域に配置されており、セル部２０ａの直下域には配置されていない。このため、シリコンピラー２８の下端はｐ形シリコン層５７に接続されており、シリコンピラー２５の下端はｎ形シリコン層５６に接続されている。
次に、本実施形態に係る半導体記憶装置５の動作について説明する。
半導体記憶装置５においては、消去動作の際に、周辺回路から埋込ソース膜５１の金属層５５に正の消去電位を供給し、ｎ形シリコン層５６とｉ形のシリコンピラー２５との間に高い電圧を印加する。これにより、ｎ形シリコン層５６とシリコンピラー２５との界面付近でＧＩＤＬ（Gate-Induced Drain Leakage: ゲート誘導ドレインリーク）が発生し、シリコンピラー２５内に正孔が供給される。そして、シリコンピラー２５内に蓄積された正孔を、トンネル絶縁膜３２を介して電荷蓄積膜３３内に注入することにより、電荷蓄積膜３３内に蓄積されている電子を消滅させて、メモリセルのデータを消去する。
一方、金属層５５とシリコンピラー２８との間には、ｎ形シリコン層５６及びｐ形シリコン層５７が介在している。金属層５５に正の消去電位を印加すると、ｎ形シリコン層５６とｐ形シリコン層５７との界面を起点として空乏層が形成される。このため、消去電位はシリコンピラー２８までは伝達されない。これにより、シリコンピラー２８と電極膜２３との間に高電圧が印加されることを回避し、メモリ膜３０が損傷することを防止できる。
次に、本実施形態の効果について説明する。
本実施形態においては、シリコン基板１０と積層体２０との間に周辺回路を配置し、埋込ソース膜５１を介してシリコンピラー２５の下端に電位を供給するタイプの半導体記憶装置において、埋込ソース膜５１におけるシリコンピラー２８の直下域にｐ形シリコン層５７を設けることにより、消去電位がシリコンピラー２８に伝達されることを抑制し、メモリ膜３０の損傷を抑制することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第６の実施形態）
次に、第６の実施形態について説明する。
図１１は、本実施形態に係る半導体記憶装置を示す断面図である。
図１２（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を示す断面図であり、（ａ）は積層体のセル部を示し、（ｂ）は積層体の端部を示す。
図１１、図１２（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置６においては、ｐウェル１２の上層部分の一部に、ヒ素（Ａｓ）を含む不純物含有層１７が形成されている。なお、不純物含有層１７には、ヒ素の替わりにゲルマニウム（Ｇｅ）が含有されていてもよい。Ｚ方向から見て、不純物含有層１７は積層体２０の両端部２０ｂの直下域に配置されている。
シリコンピラー２５の構成は、前述の第１の実施形態と略同じである。シリコンピラー２５の下部２５ａの下部は、シリコン基板１０のｐウェル１２内に配置され、ｐウェル１２に接続されている。
一方、シリコンピラー２８はシリコン基板１０から離隔しており、シリコンピラー２８とシリコン基板１０との間には、シリコン酸化部材６０が設けられている。これにより、シリコンピラー２８はシリコン基板１０から絶縁されている。不純物含有層１７におけるシリコン酸化部材６０の直下域には、シリコン部材６１が設けられている。シリコン部材６１はシリコン基板１０に対してエピタキシャル成長しており、シリコン基板１０と一体化している。シリコン部材６１の上端は、シリコン基板１０におけるシリコン部材６１が設けられていない部分の上面に対して、上方に突出している。すなわち、シリコン部材６１を含むシリコン基板１０の上面１０ａにおいて、シリコンピラー２８の直下域に相当する領域は、上面１０ａにおけるシリコンピラー２８の直下域の周囲の領域よりも上方に位置する。
シリコンピラー２８の下部２８ａ及びシリコン部材６１にもヒ素は含有されているが、その濃度は、不純物含有層１７におけるヒ素の濃度よりも低い。また、シリコンピラー２８の上部２８ｂ、シリコンピラー２５の下部２５ａ、及び、上部２５ｂには、ヒ素は実質的に含有されていない。従って、シリコン基板１０におけるシリコンピラー２８の直下域に相当する部分のヒ素の濃度は、シリコン基板１０におけるシリコンピラー２５の直下域に相当する部分のヒ素の濃度よりも高い。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１３（ａ）及び（ｂ）、図１４（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
先ず、図１３（ａ）に示すように、シリコン基板１０の上層部分に、ｎウェル１１及びｐウェル１２を形成する。次に、ｐウェル１２の上層部分の一部に、ヒ素をイオン注入して、不純物含有層１７を形成する。不純物含有層１７は、積層体２０が形成されたときに、端部２０ｂの直下域となる領域に形成する。
次に、シリコン酸化物からなる絶縁膜２２とシリコン窒化膜６２を交互に形成して、積層体２０を形成する。次に、積層体２０のＸ方向両端部２０ｂを、シリコン窒化膜６２毎にテラスが設けられた階段状に加工する。次に、シリコン酸化物を堆積させて、積層体２０を覆うように、層間絶縁膜４０を形成する。
次に、図１３（ｂ）に示すように、積層体２０におけるシリコンピラー２５を形成する予定の領域及びシリコンピラー２８を形成する予定の領域に、メモリホール６３を形成する。メモリホール６３はシリコン基板１０に到達させ、メモリホール６３の下端は、シリコン基板１０内に位置させる。このとき、シリコンピラー２５用に形成したメモリホール６３の下端はｐウェル１２内に位置させ、シリコンピラー２８用に形成したメモリホール６３の下端は不純物含有層１７内に位置させる。
次に、メモリホール６３の下部において、シリコン基板１０を起点としてシリコンをエピタキシャル成長させる。これにより、エピタキシャルシリコン部材６４が形成される。エピタキシャルシリコン部材６４は最下段のシリコン窒化膜６２によって囲まれる。
次に、図１４（ａ）に示すように、メモリホール６３内におけるエピタキシャルシリコン部材６４上の部分に、シリコン酸化層３５、電荷蓄積膜３３、トンネル絶縁膜３２、シリコンピラー２５の上部２５ｂ（図１１参照）又はシリコンピラー２８の上部２８ｂ、コア部材３１を形成する。この工程に伴う熱処理により、シリコンピラー２８の直下に配置されたエピタキシャルシリコン部材６４内に、不純物含有層１７からヒ素が拡散する。
次に、図１４（ｂ）に示すように、積層体２０にＸ方向に延びるスリット（図示せず）を形成する。次に、スリットを介して、シリコン窒化膜６２を除去する。これにより、シリコン窒化膜６２を除去したあとに、スペース６５が形成される。スペース６５の奥面には、シリコン酸化層３５及びエピタキシャルシリコン部材６４が露出する。
次に、熱酸化処理を施す。これにより、エピタキシャルシリコン部材６４におけるスペース６５内に露出した部分が酸化される。このとき、シリコンピラー２５の直下に配置されたエピタキシャルシリコン部材６４は、実質的に不純物を含まないため、側部のみが酸化されて、シリコン酸化膜２９（図１１参照）が形成される。
一方、シリコンピラー２８の直下に配置されたエピタキシャルシリコン部材６４は、ヒ素を含有しているため、熱酸化が促進される。これにより、エピタキシャルシリコン部材６４の中心まで酸化反応が進行し、シリコン部分が上下に分断される。この結果、エピタキシャルシリコン部材６４の未酸化部分のうち、上部がシリコンピラー２８の下部２８ａとなり、下部がシリコン部材６１となる。また、下部２８ａとシリコン部材６１との間にシリコン酸化部材６０が形成され、シリコン酸化部材６０及び下部２８ａの周囲にはシリコン酸化膜２９が形成される。
次に、スリットを介して、アルミニウム酸化層３６、バリアメタル層３９及び本体部３８を形成する。バリアメタル層３９及び本体部３８により、電極膜２３が形成される。次に、スリットの側面上に絶縁膜（図示せず）を形成する。次に、スリット内に導電板２１（図１参照）を形成する。導電板２１の下端はシリコン基板１０に接続させる。次に、プラグ４２及びビット線４１（図１１参照）等の上層配線を形成する。このようにして、本実施形態に係る半導体記憶装置６が製造される。
次に、本実施形態の効果について説明する。
本実施形態によれば、図１３（ａ）に示す工程において、積層体２０の端部２０ｂの直下域に、ヒ素を含有した不純物含有層１７を形成する。このため、図１４（ａ）に示す工程において、熱処理を施したときに、端部２０ｂに形成されたエピタキシャルシリコン部材６４内にヒ素が拡散する。これにより、図１４（ｂ）に示す工程において、エピタキシャルシリコン部材６４に対して熱酸化処理を施したときに、端部２０ｂの直下域に形成されたエピタキシャルシリコン部材６４は増速酸化されて、上下に分断される。一方、セル部２０ａの直下域に形成されたエピタキシャルシリコン部材６４は、側部のみが酸化され、中央部は残留する。
この結果、セル部２０ａに形成されたシリコンピラー２５はシリコン基板１０に接続されたまま、端部２０ｂに形成されたシリコンピラー２８をシリコン基板１０から絶縁することができる。これにより、シリコン基板１０の消去電位を印加しても、シリコンピラー２８には消去電位が印加されず、シリコンピラー２８と電極膜２３との間に高電圧が印加されることを回避できる。この結果、メモリ膜３０の損傷を防止し、半導体記憶装置６の信頼性を高く維持できる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第７の実施形態）
次に、第７の実施形態について説明する。
図１５（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を示す断面図であり、（ａ）は積層体のセル部を示し、（ｂ）は積層体の端部を示す。
図１５（ａ）に示すように、本実施形態に係る半導体記憶装置７におけるシリコンピラー２５の構成は、前述の第６の実施形態（図１２（ａ）参照）と同様である。
図１５（ｂ）に示すように、本実施形態においても、前述の第６の実施形態と同様に、シリコンピラー２８はシリコン基板１０から離隔している。但し、第６の実施形態とは異なり、本実施形態においては、不純物含有層１７は設けられていない。シリコンピラー２８の下部２８ａのヒ素濃度及びシリコン部材６１のヒ素濃度は、シリコン基板１０のヒ素濃度よりも高い。また、下部２８ａのうち、下端部２８ｃのヒ素濃度は上端部２８ｄのヒ素濃度よりも高く、シリコン部材６１のうち、上端部６１ａのヒ素濃度は下端部６１ｂのヒ素濃度よりも高い。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１６（ａ）及び（ｂ）、図１７（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
先ず、図１６（ａ）に示すように、シリコン基板１０の上層部分に、ｎウェル１１及びｐウェル１２を形成する。次に、シリコン酸化物からなる絶縁膜２２とシリコン窒化膜６２を交互に形成して、積層体２０を形成する。次に、積層体２０のＸ方向両端部２０ｂを、シリコン窒化膜６２毎にテラスが形成された階段状に加工する。次に、シリコン酸化物を堆積させて、積層体２０を覆うように、層間絶縁膜４０を形成する。
次に、積層体２０におけるシリコンピラー２５を形成する予定の領域及びシリコンピラー２８を形成する予定の領域に、メモリホール６３を形成する。メモリホール６３の下端は、ｐウェル１２内に位置させる。次に、メモリホール６３の下部において、シリコンをエピタキシャル成長させて、エピタキシャルシリコン部材６４を形成する。次に、積層体２０のセル部２０ａを覆うように、レジストマスク６６を形成する。このとき、積層体２０の端部２０ｂはレジストマスク６６によって覆わない。
次に、図１６（ｂ）に示すように、ヒ素をイオン注入する。これにより、積層体２０の端部２０ｂ内に形成されたエピタキシャルシリコン部材６４内に、ヒ素が導入される。このとき、イオン注入の加速電圧を調整して、エピタキシャルシリコン部材６４における最下段のシリコン窒化膜６２に囲まれた部分のヒ素濃度を、その上下に配置された部分のヒ素濃度よりも高くすることが好ましい。その後、レジストマスク６６を除去する。
次に、図１７（ａ）に示すように、メモリホール６３内におけるエピタキシャルシリコン部材６４上の部分に、シリコン酸化層３５、電荷蓄積膜３３、トンネル絶縁膜３２、シリコンピラー２５の上部２５ｂ（図１１参照）又はシリコンピラー２８の上部２８ｂ、コア部材３１を形成する。
次に、図１７（ｂ）に示すように、積層体２０にＸ方向に延びるスリット（図示せず）を形成する。次に、スリットを介して、シリコン窒化膜６２を除去する。これにより、シリコン窒化膜６２を除去したあとに、スペース６５が形成される。スペース６５の奥面には、シリコン酸化層３５及びエピタキシャルシリコン部材６４が露出する。
次に、熱酸化処理を施す。これにより、エピタキシャルシリコン部材６４におけるスペース６５内に露出した部分が酸化される。このとき、シリコンピラー２５の直下に配置されたエピタキシャルシリコン部材６４は、側部のみが酸化されて、シリコン酸化膜２９（図１１参照）が形成される。一方、シリコンピラー２８の直下に配置されたエピタキシャルシリコン部材６４はヒ素を含有しているため、熱酸化反応が促進されて、シリコン酸化部材６０が形成される。この結果、エピタキシャルシリコン部材６４はシリコンピラー２８の下部２８ａとシリコン部材６１に分断される。以後の工程は、前述の第６の実施形態と同様である。
本実施形態によっても、シリコンピラー２８がシリコン基板１０から絶縁されるため、シリコンピラー２８に消去電位が印加されることがない。この結果、電圧の印加によってメモリ膜３０が損傷を受けにくく、信頼性が高い。
本実施形態における上記以外の構成、動作及び効果は、前述の第６の実施形態と同様である。
なお、前述の第６及び第７の実施形態においては、増速酸化を促す不純物としてヒ素又はゲルマニウムを用いる例を示したが、これには限定されず、不純物はシリコンの酸化を促進させる成分であればよい。
以上説明した実施形態によれば、信頼性が高い半導体記憶装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。
１、２、３、４、５、６、７：半導体記憶装置、１０：シリコン基板、１０ａ：上面、１１：ｎウェル、１２：ｐウェル、１３：ｎ形領域、１４：ｎ＋形コンタクト領域、１５：ｐ形領域、１７：不純物含有層、２０：積層体、２０ａ：セル部、２０ｂ：端部、２１：導電板、２２：絶縁膜、２３：電極膜、２４：シリコン酸化部材、２５：シリコンピラー、２５ａ：下部、２５ｂ：上部、２６：シリコン酸化膜、２７：メモリ膜、２８：シリコンピラー、２８ａ：下部、２８ｂ：上部、２８ｃ：下端部、２８ｄ：上端部、２９：シリコン酸化膜、３０：メモリ膜、３１：コア部材、３２：トンネル絶縁膜、３３：電荷蓄積膜、３４：ブロック絶縁膜、３５：シリコン酸化層、３６：アルミニウム酸化層、３８：本体部、３９：バリアメタル層、４０：層間絶縁膜、４１：ビット線、４２：プラグ、５０：層間絶縁膜、５１：埋込ソース膜、５２：配線、５３：ＣＭＯＳ、５５：金属層、５６：ｎ形シリコン層、５７：ｐ形シリコン層、６０：シリコン酸化部材、６１：シリコン部材、６１ａ：上端部、６１ｂ：下端部、６２：シリコン窒化膜、６３：メモリホール、６４：エピタキシャルシリコン部材、６５：スペース、６６：レジストマスク

Claims (9)

  1. 第１導電形の半導体部材と、
    前記半導体部材の上層部分の一部に設けられた第２導電形の第１半導体領域と、
    前記半導体部材上に設けられ、複数の電極膜が第１方向に沿って相互に離隔して配列され、前記第１方向に対して交差した第２方向の端部の形状が、前記電極膜毎にテラスが形成された階段状である積層体と、
    前記積層体における前記端部を除く部分内に設けられ、前記第１方向に延び、前記第１方向から見て、前記第１半導体領域の外縁の外側に配置された第１半導体ピラーと、
    前記積層体の前記端部内に設けられ、前記第１方向に延び、前記第１方向から見て、前記第１半導体領域の外縁の内側に配置された第２半導体ピラーと、
    前記第１半導体ピラーと前記電極膜との間に設けられた電荷蓄積部材と、
    前記第２半導体ピラーと前記電極膜との間に設けられた絶縁部材と、
    を備えた半導体記憶装置。
  2. 前記第１方向及び前記第２方向を含む平面に対して交差した第３方向において、前記積層体の両側に設けられ、下端が前記半導体部材に接続された導電板をさらに備えた請求項１記載の半導体記憶装置。
  3. 前記第２半導体ピラーの下端は前記第１半導体領域に接続された請求項１または２に記載の半導体記憶装置。
  4. 前記第１半導体領域の上層部分の一部に設けられ、前記第１方向から見て、前記第１半導体領域の外縁の内側に配置され、前記第２半導体ピラーの下端が接続され、第１導電形である第２半導体領域をさらに備えた請求項１または２に記載の半導体記憶装置。
  5. 前記第１導電形がｐ形であり、前記第２導電形がｎ形である請求項１〜４のいずれか１つに記載の半導体記憶装置。
  6. 半導体基板と、
    前記半導体基板と前記半導体部材との間に設けられた層間絶縁膜と、
    をさらに備え、
    前記第１導電形はｎ形であり、前記第２導電形はｐ形であり、
    前記第１半導体ピラーは前記半導体部材に接続され、
    前記第２半導体ピラーは前記第１半導体領域に接続された請求項１記載の半導体記憶装置。
  7. 半導体基板と、
    前記半導体基板上に設けられ、複数の電極膜が第１方向に沿って相互に離隔して配列され、前記第１方向に対して交差した第２方向の端部の形状が、前記電極膜毎にテラスが形成された階段状である積層体と、
    前記積層体における前記端部を除く部分内に設けられ、前記第１方向に延び、下端が前記半導体基板に接続された第１半導体ピラーと、
    前記積層体の前記端部内に設けられ、前記第１方向に延び、前記半導体基板から絶縁された第２半導体ピラーと、
    前記第１半導体ピラーと前記電極膜との間に設けられた電荷蓄積部材と、
    前記第２半導体ピラーと前記電極膜との間に設けられた第１絶縁部材と、
    前記半導体基板と前記第２半導体ピラーとの間に設けられた第２絶縁部材と、
    を備えた半導体記憶装置。
  8. 前記半導体基板における前記第２半導体ピラーの直下域に相当する部分の不純物の濃度は、前記半導体基板における前記第１半導体ピラーの直下域に相当する部分の前記不純物の濃度よりも高い請求項７記載の半導体記憶装置。
  9. 前記半導体基板の上面における前記第２半導体ピラーの直下域に相当する領域は、前記上面における前記直下域の周囲の領域よりも上方に位置する請求項７または８に記載の半導体記憶装置。
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