JP5222540B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
(a)前記半導体基板の第1領域に、第1導電型で構成され、かつ、第1濃度を有する前記第1MISFETのしきい値電圧調整用の半導体領域を形成する工程、
(b)前記半導体基板の第2領域に、前記第1導電型で構成され、かつ、前記第1濃度より低い不純物濃度の第2濃度を有する前記第2MISFETのしきい値電圧調整用の半導体領域を形成する工程、
(c)前記半導体基板の前記主面にゲート絶縁膜を形成する工程、
(d)前記ゲート絶縁膜上に導電性膜を堆積し、前記導電性膜をパターニングすることによって、前記第1領域に前記第1MISFETの第1ゲート電極と、前記第2領域に前記第2MISFETの第2ゲート電極とを形成する工程、
(e)前記(d)工程後に、前記半導体基板の前記第1領域に、第2導電型で構成され、かつ、第3濃度を有する第1半導体領域を形成する工程、
(f)前記(d)工程後に、前記半導体基板の前記第1領域に、前記第1導電型で構成され、かつ、第4濃度を有する第2半導体領域を形成する工程、
(g)前記(d)工程後に、前記半導体基板の前記第2領域に、前記第2導電型で構成され、かつ、前記第3濃度よりも高い不純物濃度の第5濃度を有する第3半導体領域を形成する工程、
(h)前記(d)工程後に、前記半導体基板の前記第2領域に、前記第1導電型で構成され、かつ、前記第4濃度よりも高い不純物濃度の第6濃度を有する第4半導体領域を形成する工程、
(i)前記(e)〜(h)工程後に、前記第1ゲート電極および前記第2ゲート電極の側壁に絶縁膜を形成する工程、
(j)前記(i)工程後に、前記半導体基板の前記第1および第2領域にそれぞれ、前記第2導電型で構成され、かつ、前記第3および第5濃度よりも高い不純物濃度の第7濃度を有する第5および第6半導体領域を形成する工程、
を含むものである。
本実施の形態1の半導体集積回路装置は、たとえば携帯電話等の移動体通信機器に搭載されるCMOSロジックLSIを含むものである。このような本実施の形態1の半導体集積回路装置の製造工程について図1〜図22を用いて工程順に説明する。
本実施の形態2では、前記実施の形態1で説明した相対的にしきい値電圧の高いMISFET(nチャネル型MISFETQn2(図18参照)およびpチャネル型MISFETQp1(図19参照))、相対的にしきい値電圧の低いMISFET(nチャネル型MISFETQn3(図18参照)およびpチャネル型MISFETQp2(図19参照))および相対的に耐圧が大きいMISFET(nチャネル型MISFETQn1(図18参照))に加えて、相対的にしきい値電圧の高いMISFETと相対的にしきい値電圧の低いMISFETとの間のしきい値電圧を有するMISFETも同一の基板1に形成するものである。
本実施の形態3では、前記実施の形態1で説明した相対的にしきい値電圧の高いMISFET(nチャネル型MISFETQn2(図18参照)およびpチャネル型MISFETQp1(図19参照))、相対的にしきい値電圧の低いMISFET(nチャネル型MISFETQn3(図18参照)およびpチャネル型MISFETQp2(図19参照))および相対的に耐圧が大きいMISFET(nチャネル型MISFETQn1(図18参照))に加えて、SRAM(Static Random Access Memory)のメモリセルを形成するMISFETも同一の基板1に形成するものである。前記実施の形態1でも述べたように、前記相対的にしきい値電圧の高いMISFETおよび相対的にしきい値電圧の低いMISFETは、移動体通信機器に搭載されるロジック回路を形成するものであり、このロジック回路が設けられた半導体集積回路装置には低消費電力性が求められる。本実施の形態3のSRAMのメモリセルを形成するMISFETは、このようなロジック回路を形成するMISFETと同様に低消費電力性が求められるものである。
本実施の形態4も前記実施の形態3と同様に、相対的にしきい値電圧の高いMISFET、相対的にしきい値電圧の低いMISFET、相対的に耐圧が大きいMISFET、およびSRAMのメモリセルを形成するMISFETも同一の基板1に形成するものである。
本実施の形態5の半導体装置は、たとえばPLL回路やAD/DA変換回路等のアナログ回路を含むものである。このような本実施の形態5の半導体集積回路装置の製造工程について図63〜図69を用いて工程順に説明する。
図70〜図74は、本実施の形態6の半導体集積回路装置の製造工程中における基板1の要部断面を工程順に示したものであり、それぞれ同一の断面(前記実施の形態5で説明した領域ALEN、AHIN)を示している。
図75、図77および図79は、本実施の形態7の半導体集積回路装置の製造工程中における基板1の要部断面を工程順に示したものであり、それぞれ同一の断面(前記実施の形態5で説明した領域ALEN、AHIN)を示している。また、図76および図78は、それぞれ図75および図77に示したゲート電極14J、14K付近を拡大して図示している。
図80〜図87は、本実施の形態8の半導体集積回路装置の製造工程中における基板1の要部断面を工程順に示したものであり、それぞれ基板1の同一個所の断面(前記実施の形態5で説明した領域ALEN、AHINおよび入出力回路等を形成する相対的に耐圧が大きいnチャネル型MISFETが形成される領域AHVN)を示している。
2 素子分離溝
3 フォトレジスト膜
4 p型ウエル
5 n型ウエル
6 フォトレジスト膜
7 n型ウエル
8〜12 フォトレジスト膜
13、13A ゲート絶縁膜
14A ゲート電極(第1ゲート電極)
14B ゲート電極(第2ゲート電極)
14C ゲート電極(第5ゲート電極)
14D ゲート電極(第3ゲート電極)
14E ゲート電極(第4ゲート電極)
14F ゲート電極
14G ゲート電極(第6ゲート電極)
14H ゲート電極(第7ゲート電極)
14I ゲート電極
14J ゲート電極(第8ゲート電極)
14K ゲート電極(第9ゲート電極)
15、15A フォトレジスト膜
16 n−型半導体領域(第1半導体領域、第18半導体領域)
16A n−型半導体領域(第1半導体領域)
16B n−型半導体領域(第19半導体領域)
17 パンチスルーストッパ層(第2半導体領域、第22半導体領域、第23半導体領域)
17A パンチスルーストッパ層(第2半導体領域)
17B パンチスルーストッパ層(第20半導体領域)
18 フォトレジスト膜
19 n−型半導体領域(第3半導体領域)
20 パンチスルーストッパ層(第4半導体領域)
21 フォトレジスト膜
22、23 p−型半導体領域(第7半導体領域)
24、25 パンチスルーストッパ層(第8半導体領域)
26 フォトレジスト膜
27 n−型半導体領域(第10半導体領域)
28 サイドウォールスペーサ(絶縁膜)
29 フォトレジスト膜
30 n+型半導体領域(第5半導体領域、第6半導体領域、第11半導体領域、第14半導体領域、第17半導体領域、第21半導体領域)
31 フォトレジスト膜
32 p+型半導体領域(第9半導体領域)
33 CoSi2膜
34 層間絶縁膜
35 コンタクトホール
36 プラグ
37 エッチングストッパ膜
38 層間絶縁膜
39 配線溝
40 バリア導体膜
41 導電性膜
42 埋め込み配線
51 n−型半導体領域(第12半導体領域)
52 パンチスルーストッパ層(第13半導体領域)
53 p−型半導体領域
54 パンチスルーストッパ層
61 n−型半導体領域(第15半導体領域)
62 パンチスルーストッパ層(第16半導体領域)
63 p−型半導体領域
65 パンチスルーストッパ層
ALEN 領域(第8領域)
ALTN 領域(第2領域)
ALTP 領域(第4領域)
AHIN 領域(第9領域)
AHTN 領域(第1領域)
AHTP 領域(第3領域)
AHVN 領域(第5領域)
AMTN 領域(第6領域)
AMTP 領域
ASN 領域(第7領域)
ASP 領域
D、E 蓄積ノード
DL、/DL データ線
INV1、INV2 インバータ
Qd1、Qd2 駆動用nチャネル型MISFET(第5MISFET)
Qn1 nチャネル型MISFET(第3MISFET)
Qn2 nチャネル型MISFET(第1MISFET)
Qn3 nチャネル型MISFET(第2MISFET)
Qn4 nチャネル型MISFET(第4MISFET)
Qn5 nチャネル型MISFET(第6MISFET)
Qn6 nチャネル型MISFET(第7MISFET)
Qp1 pチャネル型MISFET(第1pチャネル型MISFET)
Qp2 pチャネル型MISFET(第2pチャネル型MISFET)
Qp3 pチャネル型MISFET
Qp4、Qp5 pチャネル型MISFET
Qt1、Qt2 転送用nチャネル型MISFET(第5MISFET)
Vcc 電源電圧
Vss 基準電圧
WL ワード線
Claims (14)
- 同一の半導体基板の主面において、第1しきい値電圧の第1MISFETと、前記第1しきい値電圧より低い第2しきい値電圧の第2MISFETとが形成された半導体集積回路装置の製造方法であって、
(a)前記半導体基板の第1領域に、第1導電型で構成され、かつ、第1濃度を有する前記第1MISFETのしきい値電圧調整用の半導体領域を形成する工程、
(b)前記半導体基板の第2領域に、前記第1導電型で構成され、かつ、前記第1濃度より低い不純物濃度の第2濃度を有する前記第2MISFETのしきい値電圧調整用の半導体領域を形成する工程、
(c)前記半導体基板の前記主面にゲート絶縁膜を形成する工程、
(d)前記ゲート絶縁膜上に導電性膜を堆積し、前記導電性膜をパターニングすることによって、前記第1領域に前記第1MISFETの第1ゲート電極と、前記第2領域に前記第2MISFETの第2ゲート電極とを形成する工程、
(e)前記(d)工程後に、前記半導体基板の前記第1領域に、第2導電型で構成され、かつ、第3濃度を有する第1半導体領域を形成する工程、
(f)前記(d)工程後に、前記半導体基板の前記第1領域に、前記第1導電型で構成され、かつ、第4濃度を有する第2半導体領域を形成する工程、
(g)前記(d)工程後に、前記半導体基板の前記第2領域に、前記第2導電型で構成され、かつ、前記第3濃度よりも高い不純物濃度の第5濃度を有する第3半導体領域を形成する工程、
(h)前記(d)工程後に、前記半導体基板の前記第2領域に、前記第1導電型で構成され、かつ、前記第4濃度よりも高い不純物濃度の第6濃度を有する第4半導体領域を形成する工程、
(i)前記(e)〜(h)工程後に、前記第1ゲート電極および前記第2ゲート電極の側壁に絶縁膜を形成する工程、
(j)前記(i)工程後に、前記半導体基板の前記第1および第2領域にそれぞれ、前記第2導電型で構成され、かつ、前記第3および第5濃度よりも高い不純物濃度の第7濃度を有する第5および第6半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記(a)工程および前記(b)工程は、前記(c)工程および前記(d)工程の実施前に行うことを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記第1MISFETおよび前記第2MISFETは、ロジック回路を形成するnチャネル型MISFETであることを特徴とする半導体集積回路装置の製造方法。 - 請求項3記載の半導体集積回路装置の製造方法において、
前記半導体基板の前記主面には、第3領域において第3しきい値電圧の第1pチャネル型MISFETと、第4領域において前記第3しきい値電圧より低い第4しきい値電圧の第2pチャネル型MISFETとが形成され、
前記(d)工程では、前記第1pチャネル型MISFETの第3ゲート電極と、前記第2pチャネル型MISFETの第4ゲート電極とが形成され、
前記(i)工程では、前記第3ゲート電極および前記第4ゲート電極の側壁に前記絶縁膜が形成され、
さらに、
(k)前記半導体基板の前記第3領域に、前記第2導電型で構成され、かつ、第8濃度を有する前記第1pチャネル型MISFETのしきい値電圧調整用の半導体領域を形成する工程、
(l)前記半導体基板の前記第4領域に、前記第2導電型で構成され、かつ、第9濃度を有する前記第2pチャネル型MISFETのしきい値電圧調整用の半導体領域を形成する工程、
(m)前記第3ゲート電極および前記第4ゲート電極の存在下で、前記半導体基板の前記第3および第4領域に、前記第1導電型の第7半導体領域を形成する工程、
(n)前記第3ゲート電極および前記第4ゲート電極の存在下で、前記半導体基板の前記第3および第4領域に、前記第2導電型の第8半導体領域を形成する工程、
(o)前記第3ゲート電極および前記第4ゲート電極の前記側壁に前記絶縁膜が形成された状況下で、前記半導体基板の前記第3および第4領域に、前記第7半導体領域よりも高い不純物濃度を有する前記第1導電型の第9半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記第2半導体領域は、前記第1MISFETにおけるパンチスルー効果の発生を防ぎ、
前記第4半導体領域は、前記第2MISFETにおける前記パンチスルー効果の発生を防ぐことを特徴とする半導体集積回路装置の製造方法。 - 請求項5記載の半導体集積回路装置の製造方法において、
前記(f)工程および前記(h)工程における前記第2および第4半導体領域は、前記半導体基板の前記主面に対して斜方からのイオン注入法によって形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記半導体基板の前記主面の第5領域には、前記第1MISFETおよび前記第2MISFETの第1耐圧より大きい第2耐圧の第3MISFETが形成され、
前記(d)工程では、前記第3MISFETの第5ゲート電極が形成され、
前記(i)工程では、前記第5ゲート電極の側壁に前記絶縁膜が形成され、
前記(j)工程では、前記半導体基板の前記第5領域に、前記第2導電型の第11半導体領域が形成され、
さらに、
(p)前記半導体基板の前記第5領域に、前記第1導電型で構成され、かつ、前記第2濃度よりも低い不純物濃度の第10濃度を有する前記第3MISFETのしきい値電圧調整用の半導体領域を形成する工程、
(q)前記第5ゲート電極の存在下で、前記半導体基板の前記第5領域に、前記第2導電型で構成され、かつ、前記第3濃度よりも低い不純物濃度の第11濃度を有する第10半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 同一の半導体基板の主面において、第1しきい値電圧の第1MISFETと、前記第1しきい値電圧より低い第2しきい値電圧の第2MISFETと、前記第1しきい値電圧と前記第2しきい値電圧との間の第3しきい値電圧の第4MISFETとが形成された半導体集積回路装置の製造方法であって、
(a)前記半導体基板の第1領域に、第1導電型で構成され、かつ、第1濃度を有する前記第1MISFETのしきい値電圧調整用の半導体領域を形成する工程、
(b)前記半導体基板の第2領域に、前記第1導電型で構成され、かつ、前記第1濃度より低い不純物濃度の第2濃度を有する前記第2MISFETのしきい値電圧調整用の半導体領域を形成する工程、
(c)前記半導体基板の第6領域に、前記第1導電型で構成され、かつ、前記第2濃度より低い不純物濃度の第12濃度を有する前記第4MISFETのしきい値電圧調整用の半導体領域を形成する工程、
(d)前記半導体基板の前記主面にゲート絶縁膜を形成する工程、
(e)前記ゲート絶縁膜上に導電性膜を堆積し、前記導電性膜をパターニングすることによって、前記第1領域に前記第1MISFETの第1ゲート電極と、前記第2領域に前記第2MISFETの第2ゲート電極と、前記第6領域に前記第4MISFETの第6ゲート電極とを形成する工程、
(f)前記(e)工程後に、前記半導体基板の前記第1領域に、第2導電型で構成され、かつ、第3濃度を有する第1半導体領域を形成する工程、
(g)前記(e)工程後に、前記半導体基板の前記第1領域に、前記第1導電型で構成され、かつ、第4濃度を有する第2半導体領域を形成する工程、
(h)前記(e)工程後に、前記半導体基板の前記第2領域および前記第6領域に、前記第2導電型で構成され、かつ、前記第3濃度より高い第5濃度を有する第3半導体領域および第12半導体領域をそれぞれ形成する工程、
(i)前記(e)工程後に、前記半導体基板の前記第2領域および前記第6領域に、前記第1導電型で構成され、かつ、前記第4濃度より高い第6濃度を有する第4半導体領域および第13半導体領域をそれぞれ形成する工程、
(j)前記(f)〜(i)工程後に、前記第1ゲート電極、前記第2ゲート電極および前記第6ゲート電極の側壁に絶縁膜を形成する工程、
(k)前記(j)工程後に、前記半導体基板の前記第1領域、前記第2領域および前記第6領域にそれぞれ、前記第2導電型で構成され、かつ、前記第3および第5濃度よりも高い不純物濃度の第7濃度を有する第5、第6および第14半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項8記載の半導体集積回路装置の製造方法において、
前記(a)工程、前記(b)工程および前記(c)工程は、前記(d)工程および前記(e)工程の実施前に行うことを特徴とする半導体集積回路装置の製造方法。 - 請求項8記載の半導体集積回路装置の製造方法において、
前記第1MISFET、前記第2MISFETおよび前記第4MISFETは、ロジック回路を形成するnチャネル型MISFETであることを特徴とする半導体集積回路装置の製造方法。 - 請求項10記載の半導体集積回路装置の製造方法において、
前記半導体基板の前記主面には、第3領域において第3しきい値電圧の第1pチャネル型MISFETと、第4領域において前記第3しきい値電圧より低い第4しきい値電圧の第2pチャネル型MISFETとが形成され、
前記(e)工程では、前記第1pチャネル型MISFETの第3ゲート電極と、前記第2pチャネル型MISFETの第4ゲート電極とが形成され、
前記(j)工程では、前記第3ゲート電極および前記第4ゲート電極の側壁に前記絶縁膜が形成され、
さらに、
(l)前記半導体基板の前記第3領域に、前記第2導電型で構成され、かつ、第8濃度を有する前記第1pチャネル型MISFETのしきい値電圧調整用の半導体領域を形成する工程、
(m)前記半導体基板の前記第4領域に前記第2導電型で構成され、かつ、第9濃度を有する前記第2pチャネル型MISFETのしきい値電圧調整用の半導体領域を形成する工程、
(n)前記第3ゲート電極および前記第4ゲート電極の存在下で、前記半導体基板の前記第3領域および前記第4領域に、前記第1導電型の第7半導体領域を形成する工程、
(o)前記第3ゲート電極および前記第4ゲート電極の存在下で、前記半導体基板の前記第3領域および前記第4領域に、前記第2導電型の第8半導体領域を形成する工程、
(p)前記第3ゲート電極および前記第4ゲート電極の前記側壁に前記絶縁膜が形成された状況下で、前記半導体基板の前記第3領域および前記第4領域に、前記第7半導体領域よりも高い不純物濃度を有する前記第1導電型の第9半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項8記載の半導体集積回路装置の製造方法において、
前記第2半導体領域は、前記第1MISFETにおけるパンチスルー効果の発生を防ぎ、
前記第4半導体領域は、前記第2MISFETにおける前記パンチスルー効果の発生を防ぎ、
前記第13半導体領域は、前記第4MISFETにおける前記パンチスルー効果の発生を防ぐことを特徴とする半導体集積回路装置の製造方法。 - 請求項12記載の半導体集積回路装置の製造方法において、
前記(g)工程および前記(i)工程における前記第2、第4および第13半導体領域は、前記半導体基板の前記主面に対して斜方からのイオン注入法によって形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項8記載の半導体集積回路装置の製造方法において、
前記半導体基板の前記主面の第5領域には、前記第1MISFET、前記第2MISFETおよび前記第4MISFETの第1耐圧より大きい第2耐圧の第3MISFETが形成され、
前記(e)工程では、前記第3MISFETの第5ゲート電極が形成され、
前記(j)工程では、前記第5ゲート電極の側壁に前記絶縁膜が形成され、
前記(k)工程では、前記半導体基板の前記第5領域に、第2導電型の第11半導体領域が形成され、
さらに、
(q)前記半導体基板の前記第5領域に、前記第1導電型で構成され、かつ、前記第12濃度より低い不純物濃度の第10濃度を有する前記第3MISFETのしきい値電圧調整用の半導体領域を形成する工程、
(r)前記第5ゲート電極の存在下で、前記半導体基板の前記第5領域に、前記第2導電型で構成され、かつ、前記第3濃度よりも低い不純物濃度の第11濃度を有する第10半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
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