CN102420228B

CN102420228B - 抑制gidl效应的后栅极工艺半导体器件及其制备方法

Info

Publication number: CN102420228B
Application number: CN201110163853.3A
Authority: CN
Inventors: 黄晓橹; 颜丙勇; 陈玉文; 邱慈云
Original assignee: Shanghai Huali Microelectronics Corp
Current assignee: Shanghai Huali Microelectronics Corp
Priority date: 2011-06-17
Filing date: 2011-06-17
Publication date: 2015-01-07
Anticipated expiration: 2031-06-17
Also published as: CN102420228A

Abstract

本发明抑制栅极诱生漏极漏电流效应的器件和方法，特别涉及一种抑制栅极诱生漏极漏电流（GIDL）效应的后栅极工艺半导体器件及其制备方法，尤其是后栅极高介电常数金属栅极（Gate-Last-HKMG）的CMOS器件及制备方法。NMOS漏区的轻掺杂扩散区与其栅极结构在垂直方向上的交叠部分通过自对准离子注入而补偿为与NMOS的阱区相同的掺杂类型，同时，PMOS漏区的轻掺杂扩散区与PMOS的栅极结构在垂直方向上的交叠部分通过自对准离子注入而补偿为与PMOS的阱区相同的掺杂类型，以抑制第一、第二类晶体管的栅极诱生漏极漏电流效应。

Description

抑制GIDL效应的后栅极工艺半导体器件及其制备方法

技术领域

本发明抑制栅极诱生漏极漏电流效应的器件和方法，特别涉及一种抑制栅极诱生漏极漏电流（GIDL）效应的后栅极工艺半导体器件及其制备方法，尤其是后栅极高介电常数金属栅极（Gate-Last-HKMG）的CMOS器件及制备方法。

背景技术

栅极诱生漏极漏电流（Gate-induced Drain Leakage，简称GIDL）效应是MOSFET主要的断态漏电流。该效应起源于当MOSFET栅极关态（NMOS栅极接负电压，PMOS栅极接正电压）而漏区接电压（NMOS漏区接正电压，PMOS漏区接负电压）时，由于漏端杂质扩散层与栅极重叠部分靠近界面处的能带发生强烈的弯曲，导致表面形成反型层，而耗尽层非常窄，以致导带电子和价带孔穴发生带-带隧穿效应（Band-to-Band Tunneling），从而形成漏极漏电流。它是关态漏电流Loff的主要来源，决定了栅氧化层薄氧化层的厚度下限。

对于GIDL的相关研究，在先前技术中，陈海峰等研究人员于2007年3月在物理学报（ACTA PHYSICA SINICA）第56卷第3期中公开了“超薄栅下LDD nMOSFET器件GIDL应力下退化特性”的文献，参见附图1所示，以NMOS为例进行说明，图（a）是N型MOSFET产生GIDL电流时候的能带弯曲，图中黑点表示电子，白点表示空穴。当MOS具备厚栅时，GIDL效应会造成关态漏电流，如图（b）所展示的在厚栅条件下产生GIDL电流时器件的截面示意图；而当MOS具备薄栅时，GIDL则会造成空穴通过隧穿效应而对栅氧化层造成损伤或被薄栅所俘获，如图（c）所展示的在超薄栅条件下产生GIDL电流时器件的截面示意图。这些情况都会造成MOSFET性能退化可靠性降低。除了关态漏电流，栅极诱生漏极漏电流还可能造成其他不良后果，例如，会造成孔穴通过隧穿效应对栅氧化层造成损伤或者被栅氧化层俘获，从而导致MOSFET性能退化，及可靠性降低。

传统抑制GIDL的方法，主要是通过增加栅氧化层的厚度或者使漏端杂质扩散远离栅极，显然，在追求高集成度的半导体行业，这类方案十分不利于器件进一步缩小。例如申请号为200610116404.2的中国专利申请案公开了以下技术方案：在栅极氮化硅侧墙制备前注入与源漏区注入杂质同型（NMOS采用N型，PMOS采用P型）的高剂量、高角度、低能量的离子，例如在漏区的顶面附近注入P型注入区，所采用的硼的注入剂量大致为5e12~5e12CM^-2，其注入角度为15度~45度，而能量为30KeV~60KeV。从而在栅漏重叠处形成一层浓度很高的离子注入层，从而实现减小栅极诱生漏极漏电流的目的，但是，其不良影响是会引起其他寄生效应（如热载流子效应，Hot Carrier Effect ）；或只能有限抑制栅极诱生漏极漏电流效应，当VGD Bias较高时，栅极诱生漏极漏电流仍然较严重；甚至还会造成漏端PN结反向漏电流增大。

正是鉴于现有技术的以上缺陷，提出了本发明的各种实施方式，自对准方法消除栅漏重叠，从而抑制GIDL效应。

发明内容

本发明提供一种抑制栅极诱生漏极漏电流效应的后栅极工艺半导体器件，其中，采用后栅极工艺制备工艺的该半导体器件至少包括第一类晶体管和第二类晶体管，其特征在于，还包括：第一、第二类晶体管各自所包含的栅极沟槽；形成在第一、第二类晶体管各自的栅极沟槽底部的薄氧化层；其中，第一、第二类晶体管各自的源区、漏区均包含横向扩散至第一、第二类晶体管各自的栅极沟槽下方的轻掺杂扩散区；并且第一类晶体管漏区的轻掺杂扩散区与第一类晶体管的栅极沟槽在垂直方向上的交叠部分通过离子注入而补偿为与第一类晶体管的阱区相同的掺杂类型；同时，第二类晶体管漏区的轻掺杂扩散区与第二类晶体管的栅极沟槽在垂直方向上的交叠部分通过离子注入而补偿为与第二类晶体管的阱区相同的掺杂类型，以抑制第一、第二类晶体管的栅极诱生漏极漏电流效应。

上述的抑制栅极诱生漏极漏电流效应的后栅极工艺半导体器件，在所述后栅极工艺半导体器件中，第一类晶体管源区的轻掺杂扩散区与第一类晶体管的栅极沟槽在垂直方向上的交叠部分通过离子注入补偿为与第一类晶体管阱区相同的掺杂类型。

上述的抑制栅极诱生漏极漏电流效应的后栅极工艺半导体器件，在所述后栅极工艺半导体器件中，第二类晶体管源区的轻掺杂扩散区与第二类晶体管的栅极沟槽在垂直方向上的交叠部分通过离子注入补偿为与第二类晶体管阱区相同的掺杂类型。

上述的抑制栅极诱生漏极漏电流效应的后栅极工艺半导体器件，还包括设置在第一、第二类晶体管各自的栅极沟槽中并位于薄氧化层之上的栅极结构，任意一个第一或第二类晶体管中，该晶体管的栅极结构包括：

位于该晶体管的栅极沟槽中并依次覆盖在薄氧化层之上的高介电层和金属氧化物介电材料层；并且还进一步包括位于该晶体管的栅极沟槽中并设置在金属氧化物介电材料层之上的栅填充材料；及设置在栅填充材料与金属氧化物介电材料层之间的金属阻挡层，同时在栅极沟槽的位于金属氧化物介电材料层上方的侧壁上还覆盖有金属阻挡层；其中，该栅填充材料为多晶硅或低电阻金属。

上述的抑制栅极诱生漏极漏电流效应的后栅极工艺半导体器件，所述第一类晶体管漏区的轻掺杂扩散区与第一类晶体管的栅极结构在垂直方向上的交叠部分所注入的离子为B或BF2或BF或In离子。上述的抑制栅极诱生漏极漏电流效应的后栅极工艺半导体器件，所述第二类晶体管漏区的轻掺杂扩散区与第二类晶体管的栅极结构在垂直方向上的交叠部分所注入的离子为P或As离子。

上述的抑制栅极诱生漏极漏电流效应的后栅极工艺半导体器件，其中，第一类晶体管为NMOS晶体管，第二类晶体管为PMOS晶体，且该半导体器件为CMOS器件。

本发明还提供一种制备抑制栅极诱生漏极漏电流效应的后栅极工艺半导体器件的方法，其中，该半导体器件至少包括第一类晶体管和第二类晶体管，且第一、第二类晶体管各自所包含的栅极沟槽中均形成有薄氧化层及位于薄氧化层之上的附加样本栅，填充在第一、第二类晶体管各自的栅极沟槽中的附加样本栅均在覆盖第一、第二类晶体管的层间介质层中予以外露，包括以下步骤：

于第一、第二类晶体管各自的栅极沟槽中进行回蚀以刻蚀掉位于第一、第二类晶体管各自栅极沟槽中的附加样本栅，且刻蚀终止在薄氧化层上；

在所述层间介质层上涂覆一层光阻，以将第一、第二类晶体管各自的栅极沟槽予以覆盖；

进行光刻工艺以在光阻中开启暴露第一类晶体管的栅极沟槽的窗口，并于窗口处倾斜注入离子，利用薄氧化层作为保护层，使第一类晶体管漏区的轻掺杂扩散区与第一类晶体管的栅极沟槽在垂直方向上的交叠部分经由注入的离子而补偿为与第一类晶体管的阱区相同的掺杂类型，之后移除剩余的光阻；

再次在层间介质层上涂覆光阻；

进行光刻工艺以在光阻中开启暴露第二类晶体管的栅极沟槽的窗口，并于窗口处倾斜注入离子，利用薄氧化层作为保护层，使第二类晶体管漏区的轻掺杂扩散区与第二类晶体管的栅极沟槽在垂直方向上的交叠部分经由注入的离子而补偿为与第二类晶体管的阱区相同的掺杂类型，之后移除剩余的光阻。

值得注意的是，上述针对第一类晶体管的光刻和离子注入工艺，与针对第二类晶体管的光刻和离子注入工艺可以前后互换。

上述的方法，还包括以下步骤：在暴露第一类晶体管的栅极沟槽的窗口处倾斜注入离子的同时，还转动离子注入角度，以使第一类晶体管源区的轻掺杂扩散区与第一类晶体管的栅极沟槽在垂直方向上的交叠部分通过离子注入补偿为与第一类晶体管阱区相同的掺杂类型。

上述的方法，还包括以下步骤：在暴露第二类晶体管的栅极沟槽的窗口处倾斜注入离子的同时，还转动离子注入角度，以使第二类晶体管源区的轻掺杂扩散区与第二类晶体管的栅极沟槽在垂直方向上的交叠部分通过离子注入补偿为与第二类晶体管阱区相同的掺杂类型。

上述的方法，在暴露第一类晶体管的栅极沟槽的窗口处所注入的离子为B或BF2或BF或In离子。上述的方法，在暴露第二类晶体管的栅极沟槽的窗口处所注入的离子为P或As离子。上述的方法，转动离子注入角度的方式，包括转动180度双向注入或转动90度四向注入。

上述的方法，还包括以下步骤：

在第一、第二类晶体管各自所包含的薄氧化层之上依次形成高介电层和金属氧化物介电材料层；并在第一、第二类晶体管各自的栅极沟槽中的金属氧化物介电材料层上沉积覆盖一层金属阻挡层，该金属阻挡层同时还沉积覆盖在第一、第二类晶体管各自的栅极沟槽的位于金属氧化物介电材料层上方的侧壁上；

在第一、第二类晶体管各自所包含的栅极沟槽中填充栅填充材料，且栅填充材料填充在第一、第二类晶体管各自所包含的覆盖有金属阻挡层的金属氧化物介电材料层之上。

上述的方法，所述第一类晶体管为NMOS晶体管，第二类晶体管为PMOS晶体，且该半导体器件为CMOS器件。

上述的方法，第一类晶体管漏区的轻掺杂扩散区与第一类晶体管的源区的轻掺杂扩散区具有镜像对称性；第二类晶体管漏区的轻掺杂扩散区与第二类晶体管的源区的轻掺杂扩散区具有镜像对称性。

本领域的技术人员阅读以下较佳实施例的详细说明，并参照附图之后，本发明的这些和其他方面的优势无疑将显而易见。

附图说明

图1提供了背景技术中所交代的N型MOSFET GIDL电流产生时的能带弯曲的示意图；

图2A-2B是本发明中所涉及的CMOS器件的截面示意图；

图3-12是在一个实施方式中，对NMOS晶体管及PMOS晶体管各自的漏极与栅极的交叠部分进行离子注入的方法流程图；

图13-17是在另一个实施方式中，对NMOS晶体管及PMOS晶体管各自的漏极与栅极的交叠部分进行离子注入的方法流程图。

具体实施方式

参见图2B所示，基于后栅极工艺，在一种实施方式中，例如互补金属氧化物半导体器件（CMOS），其NMOS和PMOS共同形成在P型的硅衬底上，其中，NMOS的N+型源区16a、N+型漏区16b形成在P阱中，PMOS的P+型源区26a、P+型漏区26b形成在N阱中，NMOS的有源区与PMOS的有源区通过浅沟槽隔离结构（STI）30进行隔离。NMOS所包含的栅极沟槽11的底部形成有薄氧化层12，PMOS所包含的栅极沟槽21的底部形成有薄氧化层22。栅极沟槽11、21的周围还分别形成有偏移侧墙（Offset Spacer）13、23，偏移侧墙13、23通常由没有掺杂的SiO2等材料构成。此外，在L型的偏移侧墙13、23的侧壁还分别环绕有另一层侧墙隔离层14、24，隔离层14位于L型偏移侧墙13的横向延伸部分13a之上且环绕在其纵向延伸部分13b外侧；同样隔离层24位于L型偏移侧墙23的横向延伸部分23a之上且环绕在其纵向延伸部分23b外侧。其中，硅化物的导电层（如TiSi2）17形成在源区16a、26a及漏区16b、26 b的表面，并分别与它们形成良好的电接触，以便于后续形成接触导电层17的并填充金属的通孔。在一些优选实施方式中，通常以具有张应力的通孔刻蚀停止层（如氮化硅）15覆盖在NMOS的有源区所在的衬底上，通孔刻蚀停止层15还覆盖在NMOS所包含的侧墙隔离层14上，以便提高NMOS沟道中电子的迁移率；并以具有压应力的通孔刻蚀停止层25覆盖在PMOS的有源区所在的衬底上，通孔刻蚀停止层25还覆盖在PMOS所包含的侧墙隔离层24上，以便提高PMOS沟道中空穴的迁移率。覆盖在通孔刻蚀停止层15、25上并起到绝缘和物理保护作用的层间介电层（ILD）35一般采用磷硅玻璃。

参见图2A，在后栅极工艺中，起始状态的栅极沟槽11、栅极沟槽21中原本均存在由多晶硅材料所构成的附加样本栅（Dummy ploy）10，并且附加样本栅10填充在薄氧化层12、薄氧化层22上方。尽管图中没有描述，但是附加样本栅10原本是被较厚的层间介电层35所覆盖，所以需要通过CMP研磨减薄层间介电层35，而使得填充在栅极沟槽11、21中的附加样本栅10均在覆盖NMOS和PMOS的层间介质层35中予以外露。而在实施本发明下述的方案之前，必须先于栅极沟槽11、栅极沟槽21中进行回蚀（Etch back）以刻蚀掉填充在栅极沟槽11、栅极沟槽21中的附加样本栅10，且刻蚀终止在薄氧化层12、薄氧化层22上，也即使薄氧化层12、薄氧化层22予以保留，其结果是NMOS、PMOS各自所包含的栅极沟槽11、21均在层间介质层35中予以暴露。

参见图2B所示，在源漏轻掺杂LDD工序中，N型轻掺杂扩散区16'a构成NMOS源区16a的一部分，它们共同构成NMOS的源极端；N型轻掺杂扩散区16'b构成NMOS漏区16b的一部分，它们共同构成NMOS的漏极端；与此同时，P型轻掺杂扩散区26'a构成PMOS源区26a的一部分，它们共同构成PMOS的源极端；P型轻掺杂扩散区26'b构成PMOS漏区26b的一部分，它们共同构成PMOS的漏极端。在一个优选实施方式中，源区16a与漏区16b具有镜像对称性，而源区26a与漏区26b具有镜像对称性。NMOS（或称之第一类晶体管）的源区16a所包含的轻掺杂扩散区16'a横向扩散至NMOS的薄氧化层12及栅极沟槽11下方，为了便于理解，图中所示轻掺杂扩散区16'a与薄氧化层12及栅极沟槽11在垂直方向上的交叠部分16"a的宽度为D₁；同样，漏区16b所包含的轻掺杂扩散区16'b横向扩散至薄氧化层12及栅极沟槽11下方，轻掺杂扩散区16'b与薄氧化层12及栅极沟槽11在垂直方向上的交叠部分16"b的宽度为D₂。PMOS（或称之第二类晶体管）中，源区26a包含的轻掺杂扩散区26'a横向扩散至薄氧化层22及栅极沟槽21下方，轻掺杂扩散区26'a与薄氧化层22及栅极沟槽21在垂直方向上的交叠部分26"a的宽度为D₃；漏区26b包含的轻掺杂扩散区26'b横向扩散至薄氧化层22及栅极沟槽21下方，轻掺杂扩散区26'b与薄氧化层22及栅极沟槽21在垂直方向上的交叠部分26"b的宽度为D₄。

在本发明所提供的一种方法中，完成上述附加样本栅10的蚀刻之后，再在层间介质层35上涂覆一层光阻40，例如光刻胶，以将NMOS、PMOS各自的栅极沟槽11、21予以覆盖，并进行光刻工艺以在光阻40中开启暴露NMOS的栅极沟槽11的窗口40A，参见图3所示，此时PMOS的栅极沟槽21依然被光阻40所覆盖。参见图3-4所示，于窗口40A处，选取一定的角度（相对于水平面）倾斜地向栅极沟槽11内注入离子，以最终获得仅仅在交叠部分16"b内注入离子，而不期望在此过程中被掺杂的区域如轻掺杂扩散区16'a与轻掺杂扩散区16'b之间的沟道区则不会被注入离子，这可以通过调整离子注入的倾斜角度进行控制的。其注入的离子可以选择如B或BF2或BF或In离子，此离子注入过程中利用薄氧化层12作为保护层，使上述宽度为D₂的交叠部分16"b经由注入的离子而补偿为与NMOS的P阱区相同的掺杂类型，为P掺杂类型，之后灰化处理移除剩余的光阻40，参见图5所示，其结果是消除了栅极沟槽11与轻掺杂扩散区16'b的重叠，也即消除了后续形成在栅极沟槽11中的栅极结构与轻掺杂扩散区16'b在垂直方向上的重叠。

参见图6，再次在层间介质层35上涂覆另一层光阻40'，以将NMOS、PMOS各自的栅极沟槽11、21予以覆盖，并进行光刻工艺以在光阻40'中开启暴露PMOS的栅极沟槽21的窗口40'A，,此时NMOS的栅极沟槽11依然被光阻40'所覆盖。于窗口40'A处，选取一定的角度（相对于水平面）倾斜地向栅极沟槽21内注入离子，以最终获得在交叠部分26"b内注入离子，而不期望在此过程中被掺杂的区域如轻掺杂扩散区26'a与轻掺杂扩散区26'b之间的沟道区则不会被注入离子，这可以通过调整离子注入的倾斜角度进行控制的。其注入的离子可以选择如P或者As离子，此离子注入过程中利用薄氧化层22作为保护层，使图2B中所示宽度为D₄的交叠部分26"b经由注入的离子而补偿为与PMOS的N阱区相同的掺杂类型，为N掺杂类型，之后灰化处理移除剩余的光阻40'。参见图7所示，其结果是消除了栅极沟槽21与轻掺杂扩散区26'b的重叠，如此，则也即消除了后续形成在栅极沟槽21中的栅极结构与轻掺杂扩散区16'b在垂直方向上的重叠。

值得注意的是，上述针对NMOS的光刻和离子注入工艺，与针对PMOS的光刻和离子注入工艺可以前后互换。换言之，既可以先向交叠部分16"b内注入离子再向交叠部分26"b内注入离子；也可以选择先向交叠部分26"b内注入离子，之后再向交叠部分16"b内注入离子。

参见图8，NMOS的栅极结构11G包括位于NMOS的栅极沟槽11中依次覆盖在薄氧化层12之上的高介电层11a和金属氧化物介电材料层11b，并包括位于栅极沟槽11中设置在金属氧化物介电材料层11b之上的栅填充材料11d。值得注意的是，栅极结构11G所包含的金属阻挡层11c存在于栅填充材料11d与金属氧化物介电材料层11b之间，同时金属阻挡层11c还覆盖在栅极沟槽11的位于金属氧化物介电材料层11b上方的侧壁11'上。同样，PMOS的栅极结构21G包括位于PMOS的栅极沟槽21中依次覆盖在薄氧化层22之上的高介电层21a和金属氧化物介电材料层21b，并包括位于栅极沟槽21中设置在金属氧化物介电材料层21b之上的栅填充材料21d。栅极结构21G所包含的金属阻挡层21c存在于栅填充材料21d与金属氧化物介电材料层21b之间，同时金属阻挡层21c还覆盖在栅极沟槽21的位于金属氧化物介电材料层21b上方的侧壁21'上。栅填充材料11d 、21d为多晶硅或低电阻金属（如铝、钛或钽的化合物）。

图9-12展示了制作图8中CMOS结构的流程方法。其中，薄氧化层12、22可以选择在离子注入完成之后加以保留，也可以选择在离子注入完成之后将其移除并通过热氧化生长再重新形成。在NMOS的栅极沟槽11中沉积位于薄氧化层12之上的一层高介电层11a；同样，在PMOS的栅极沟槽21中沉积位于薄氧化层22之上的一层高介电层21a。之后，在NMOS的栅极沟槽11中沉积位于高介电层11a之上的一层金属氧化物介电材料层11b；同样，在PMOS的栅极沟槽21中沉积位于高介电层21a之上的一层金属氧化物介电材料层21b，最终，得到如图10所示的结构。

之后，参见图10-11，在栅极沟槽11、21中及层间介质层35上沉积一层金属阻挡层36，如图11所展示的，部分金属阻挡层36沉积在栅极沟槽11、21中，即为金属阻挡层11c和金属阻挡层21c。金属阻挡层11c沉积覆盖在金属氧化物介电材料层11b之上，并且金属阻挡层11c还同时沉积覆盖在栅极沟槽11的位于金属氧化物介电材料层11b上方的侧壁11'上（参见图10）。与此同时，金属阻挡层21c沉积覆盖在金属氧化物介电材料层21b之上，并且金属阻挡层21c还同时沉积覆盖在栅极沟槽21的位于金属氧化物介电材料层21b上方的侧壁21'上（参见图10）。

参见图12所示，继续在NMOS和PMOS各自所包含的栅极沟槽11、21中填充栅填充材料37，栅填充材料37沉积覆盖在金属阻挡层36上。此过程中，在栅极沟槽11中，栅填充材料37填充NMOS所包含的覆盖有金属阻挡层11c的金属氧化物介电材料层11b之上，并且在栅极沟槽21中，栅填充材料37还填充在PMOS所包含的覆盖有金属阻挡层21c的金属氧化物介电材料层21b之上。完成上述步骤之后，对多余的栅填充材料37和金属阻挡层36进行CMP研磨，主要是研磨掉覆盖在层间介质层35上方的栅填充材料37和金属阻挡层36，以及栅极沟槽11、21中多余栅填充材料37。仅保留如图8所示的位于栅极沟槽11、21中的金属阻挡层11c、21c；并保留栅极沟槽11中，位于覆盖有金属阻挡层11c的金属氧化物介电材料层11b之上的栅填充材料11d部分；以及保留栅极沟槽21中，位于覆盖有金属阻挡层21c的金属氧化物介电材料层21b之上的栅填充材料21d部分。以获得如图8所示的CMOS结构，此时，形成在NMOS的栅极沟槽11中的栅填充材料11d、金属阻挡层11c、高介电层11a及金属氧化物介电材料层11b共同构成NMOS的栅极结构11G，形成在PMOS的栅极沟槽21中的栅填充材料21d、金属阻挡层21c、高介电层21a及金属氧化物介电材料层21b共同构成PMOS的栅极结构21G。

因此，宽度为D₂的交叠部分16"b和宽度为D₄的交叠部分26"b原本与栅极沟槽11、21在垂直方向上重叠，并且后续在栅极沟槽11、21中分别形成了栅极结构11G、21G，所以交叠部分16"b和交叠部分26"b同样与栅极结构11G、21G在垂直方向上是重叠的。所以，如果交叠部分16"b和交叠部分26"b内没有注入离子，并后续直接在栅极沟槽11、21中分别形成的栅极结构11G、21G，则由于栅极结构11G、21G分别与交叠部分16"b、26"b在垂直方向上重叠，则会引起导致GIDL效应的不良后果。但是，正是通过本发明所提供的方法，使得在NMOS中，栅极和漏端重叠处–交叠部分16"b通过离子补偿而改变为P型；使得在PMOS中，栅极和漏端重叠处–交叠部分26"b通过离子补偿而改变为N型，并据此而改善了GIDL效应。

此外，在另外的实施方式中，还可以在如图4所示的步骤中，在暴露NMOS的栅极沟槽11的窗口40A处倾斜注入离子的同时，转动离子注入角度，包括转动180度双向注入或转动90度四向注入，由于交叠部分16"a和交叠部分16"b大致上是对称的，因此一部分离子同时还以一定的角度倾斜地向交叠部分16"a内注入，此时，离子源不变，为B或BF2或BF或In离子等，以使NMOS源区16a的轻掺杂扩散区16'a与栅极沟槽11及薄氧化层12在垂直方向上的交叠部分16"a通过离子注入补偿为与NMOS的P阱区相同的掺杂类型，为P掺杂类型，此过程可参见图13所示。其结果是通过离子补偿而同时消除了栅极沟槽11与轻掺杂扩散区16'a、16'b的重叠区域–交叠部分16"a和交叠部分16"b，结果如图14所示，之后移除剩余的光阻40。

在另外的实施方式中，还可以在如图6所示的步骤中，在暴露PMOS的栅极沟槽21的窗口40'A处倾斜注入离子的同时，还转动离子注入角度，包括转动180度双向注入或转动90度四向注入，由于交叠部分26"a和交叠部分26"b大致上是对称的，同样一部分离子同时还以一定的角度倾斜地向图6所示的交叠部分26"a内注入，此时，离子源不变，为为P或As离子，以使PMOS源区26a的轻掺杂扩散区26'a与PMOS的栅极沟槽21及薄氧化层22在垂直方向上的交叠部分26"a通过离子注入补偿为与PMOS的N阱区相同的掺杂类型，为N掺杂类型，此过程可以参见图15所示。其结果是通过离子补偿而同时消除了栅极沟槽21与轻掺杂扩散区26'a、26'b的重叠区域–交叠部分26"a和交叠部分26"b，结果如图16所示，之后移除剩余的光阻40'。在一种优选实施方式中，如果先行采取图13所示的方法，先在交叠部分16"a和交叠部分16"b内注入B或者BF2或者BF或者In离子，再采取图15所示的方法，在交叠部分26"a和交叠部分26"b内注入P或者As离子，其结果就如图16所示。

值得注意的是，如需仅仅需要在交叠部分16"b和交叠部分26"b 内注入离子，而不需要在交叠部分16"a和交叠部分26"a内注入离子，则可以在交叠部分16"b和交叠部分26"b内完成离子注入的工序之后进行退火处理，以激活注入的离子，退火方式有多种，如通常所用的快速热退火RTP或者尖峰退火Spike Anneal或Flash Anneal 退火。

而另外一种情况是，如果需在交叠部分16"b和交叠部分26"b内注入离子，同时还需要在交叠部分16"a和交叠部分26"a内也注入离子，则需要在所有的离子注入工序完成之后，再进行退火处理。

完成图15所示的流程之后，再对图16所示的CMOS结构实施图9-12示出的方法步骤，即可获得图17所示出的CMOS结构，由于前述内容对此过程有所阐明，为了简洁起见，不再对此过程进行赘述。

需要注意的是，图17所示出的CMOS结构与图8所示的CMOS结构的差异仅仅在于，除了交叠部分16"b和交叠部分26"b所在的区域均被注入了离子，另外，NMOS中的交叠部分16"a和PMOS中的交叠部分26"a同样也均被注入的离子所补偿。此时，宽度为D₁的交叠部分16"a和宽度为D₃的交叠部分26"a原本与栅极沟槽11、21在垂直方向上重叠，而后续在栅极沟槽11、21中分别形成了栅极结构11G、21G，以致交叠部分16"a和交叠部分26"a同样与栅极结构11G、21G在垂直方向上同样是重叠的。如此一来，如果交叠部分16"a和交叠部分26"a内没有注入离子，并后续直接在栅极沟槽11、21中分别形成的栅极结构11G、21G，则栅极结构11G、21G分别与交叠部分16"a和交叠部分26"a在垂直方向上有所重叠。所以，正是本发明所提供的方法，一并使NMOS中栅极和源端重叠区域–交叠部分16"a通过离子补偿而改变为P型，一并使PMOS中栅极和源端重叠区域–交叠部分26"a通过离子补偿而改变为N型。

在本发明中，基于注入离子对称性的考虑，在上述实施方式中，一种优选方式是，轻掺杂扩散区16'a与轻掺杂扩散区16'b具有镜像对称性，且轻掺杂扩散区26'a与轻掺杂扩散区26'b具有镜像对称性，这可以通过在LDD的掺杂工艺中进行控制。具体而言，其结果是为了让交叠部分16"a与交叠部分16"b具有镜像对称性，以及交叠部分26"a与交叠部分26"b具有镜像对称性。

通过说明和附图，给出了具体实施方式的特定结构的典型实施例，例如，本案是以CMOS进行阐述，基于本发明精神，所提供的方案还可作其他类型的延伸。所以，尽管上述各种展示的方案提出了现有的较佳实施例，然而，这些内容并不作为局限。

对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims

1.一种制备抑制栅极诱生漏极漏电流效应的后栅极工艺半导体器件的方法，其中，该半导体器件至少包括第一类晶体管和第二类晶体管，且第一、第二类晶体管各自所包含的栅极沟槽中均形成有薄氧化层及位于薄氧化层之上的附加样本栅，填充在第一、第二类晶体管各自的栅极沟槽中的附加样本栅均在覆盖第一、第二类晶体管的层间介质层中予以外露，其特征在于，包括以下步骤：

再次在层间介质层上涂覆光阻；

2.如权利要求1所述的方法，其特征在于，还包括以下步骤：在暴露第一类晶体管的栅极沟槽的窗口处倾斜注入离子的同时，还转动离子注入角度，以使第一类晶体管源区的轻掺杂扩散区与第一类晶体管的栅极沟槽在垂直方向上的交叠部分通过离子注入补偿为与第一类晶体管阱区相同的掺杂类型。

3.如权利要求1所述的方法，其特征在于，还包括以下步骤：在暴露第二类晶体管的栅极沟槽的窗口处倾斜注入离子的同时，还转动离子注入角度，以使第二类晶体管源区的轻掺杂扩散区与第二类晶体管的栅极沟槽在垂直方向上的交叠部分通过离子注入补偿为与第二类晶体管阱区相同的掺杂类型。

4.如权利要求1所述的方法，其特征在于，在暴露第一类晶体管的栅极沟槽的窗口处所注入的离子为B或BF2或BF或In离子。

5.如权利要求1所述的方法，其特征在于，在暴露第二类晶体管的栅极沟槽的窗口处所注入的离子为P或As离子。

6.如权利要求2或3所述的方法，其特征在于，转动离子注入角度的方式，包括转动110度双向注入或转动90度四向注入。

7.如权利要求1所述的方法，其特征在于，还包括以下步骤：

在第一、第二类晶体管各自所包含的薄氧化层之上依次形成高K介电层和金属氧化物介电材料层；并在第一、第二类晶体管各自的栅极沟槽中的金属氧化物介电材料层上沉积覆盖一层金属阻挡层，金属阻挡层同时还沉积覆盖在第一、第二类晶体管各自的栅极沟槽的位于金属氧化物介电材料层上方的侧壁上；

8.如权利要求1所述的方法，其特征在于，所述第一类晶体管为NMOS晶体管，第二类晶体管为PMOS晶体，且该半导体器件为CMOS器件。

9.如权利要求2或3所述的方法，其特征在于，第一类晶体管漏区的轻掺杂扩散区与第一类晶体管的源区的轻掺杂扩散区具有镜像对称性；第二类晶体管漏区的轻掺杂扩散区与第二类晶体管的源区的轻掺杂扩散区具有镜像对称性。