TWI536568B - 半導體製程 - Google Patents

Description

半導體製程

本發明大致上關於一種包含至少一種摻雜步驟之半導體製程。特別是，本發明關於一種在低於零下30度之低溫下進行之半導體摻雜製程，而防止磊晶材料差排(dislocation)的產生。

習知之半導體製程中經常使用摻雜技術來植入所需的摻植。雖然在材料中植入所需的摻植，可以得到調整半導體元件電性的好處，但是植入步驟為材料帶來的損傷，往往同時又使得元件變得更加敏感。為了解決此一難題，本領域遂發展出了精確的損傷工程(damage engineering)。此種增強非晶化(amorphization)技術，以植入加強了非晶化現象，其後能夠減低了退火後殘餘損傷。一種慣用的方法稱為預非晶化摻雜步驟(pre-amorphization implant，PAI)，而可以在靶材上形成一特定的非晶化區域。

但是預非晶化摻雜步驟仍然有其缺點。例如，預非晶化摻雜步驟雖然可以在靶材上形成一特定的非晶化區域，但是經過預非晶化摻雜步驟後，磊晶材料的晶格也可能會遭到池魚之殃(collateral damage)，例如產生不希望的差排。而差排的缺陷又可能會造成接面漏電流(low junction leakage)。另外，在後續的快速熱處理時，原先特別儲存在磊晶材料中的應力也可能會被緩解。

因此，仍然需要一種新穎的半導體製程。特別是，一種新穎的半導體摻雜製程，而可以防止磊晶材料在預非晶化摻雜步驟後產生差排的缺點。

本發明於是提出多種可能的新穎的半導體製程。本發明新穎的半導體製程，包含至少一種在低溫(cryogenic)下進行的摻雜步驟。本發明新穎的半導體製程，雖然仍然進行摻雜步驟，但是可以防止磊晶應力材料在摻雜步驟後產生差排的缺點，並預防差排、接面漏電流與磊晶材料中應力緩解等等問題的發生，進而得到所得半導體元件較佳的可靠度與元件速度。

本發明在第一方面提出一種半導體製程。首先，提供包含至少一凹穴之一基材。其次，在基材中形成一嵌入式半導體磊晶層。嵌入式半導體磊晶層包含填滿凹穴之一種矽鍺磊晶材料。然後，對於嵌入式半導體磊晶層進行預非晶化摻雜步驟，而形成一非晶化區域。繼續，對於嵌入式半導體磊晶層進行一源極/汲極摻雜步驟，而形成一源極摻雜區與一汲極摻雜區。再來，進行一源極/汲極退火步驟，而在基材中形成源極與汲極。其中之預非晶化摻雜步驟與源極/汲極摻雜步驟之至少一者，係在低於零下30度之一低溫下進行。

在本發明一較佳實施例中，嵌入式半導體磊晶層包含多組濃度不同之矽鍺磊晶材料。

在本發明另一較佳實施例中，在進行源極/汲極摻雜步驟前進行預非晶化摻雜步驟。

在本發明另一較佳實施例中，對於嵌入式半導體磊晶層進行深度不同之預非晶化摻雜步驟，使得嵌入式半導體磊晶層中之不同區域，得以被選擇性非晶化摻雜。

在本發明另一較佳實施例中，在5千電子伏特(KeV)至30千電子伏特能量下進行預非晶化摻雜步驟。

在本發明另一較佳實施例中，在經過預非晶化摻雜步驟後，嵌入式半導體磊晶層不產生差排。

本發明在第二方面提出一種半導體製程。首先，提供包含至少一凹穴之一基材。其次，在基材中形成一嵌入式半導體磊晶層。此嵌入式半導體磊晶層包含填滿凹穴之一種矽鍺磊晶材料。然後，對於嵌入式半導體磊晶層進行一預非晶化摻雜步驟，而形成一非晶化區域。此預非晶化摻雜步驟係在低於零下30度之低溫下進行。繼續，形成一應力層，而覆蓋非晶化區域。再來，進行一退火步驟，而形成鄰近非晶化區域之一應力記憶層。

在本發明一較佳實施例中，更包含在預非晶化摻雜步驟後，對於嵌入式半導體磊晶層進行一源極/汲極摻雜步驟，而形成一源極摻雜區與一汲極摻雜區。此源極/汲極摻雜步驟，係在低於零下30度之低溫下進行。

在本發明另一較佳實施例中，退火步驟同時形成一源極與一汲極。

在本發明另一較佳實施例中，在5千電子伏特(KeV)至30千電子伏特能量下進行預非晶化摻雜步驟。

在本發明另一較佳實施例中，其中在經過預非晶化摻雜步驟後，嵌入式半導體磊晶層不產生差排。

在本發明另一較佳實施例中，對於嵌入式半導體磊晶層進行深度不同之預非晶化摻雜步驟，使得嵌入式半導體磊晶層中之不同區域，得以被選擇性非晶化摻雜。

本發明在第三方面提出一種半導體製程。首先，提供包含至少一凹穴之一基材。其次，在基材中形成一嵌入式半導體磊晶層。此嵌入式半導體磊晶層包含填滿凹穴之一種矽鍺磊晶材料。然後，對於嵌入式半導體磊晶層進行一源極/汲極摻雜步驟，而形成一源極摻雜區與一汲極摻雜區。此等源極/汲極摻雜步驟，係在低於零下30度之低溫下進行。再來，進行一源極/汲極退火步驟，而形成源極與汲極。

在本發明一較佳實施例中，嵌入式半導體磊晶層包含多組濃度不同之矽鍺磊晶材料。

在本發明另一較佳實施例中，在低溫下不進行一預非晶化摻雜步驟。

在本發明另一較佳實施例中，對於嵌入式半導體磊晶層進行源極/汲極摻雜步驟之一摻質，可以為硼離子、氟化硼離子與硼簇離子其中之至少一者。

本發明可以提供在低溫下進行的半導體製程。本發明的半導體製程，包含預非晶化摻雜步驟或是源極/汲極摻雜步驟等至少一種在低溫(cryogenic)下進行的摻雜步驟。本發明的半導體製程，可以防止單晶或磊晶等半導體材料在摻雜步驟後產生差排的缺點，並預防差排、接面漏電流與磊晶材料中應力緩解等等問題的發生，進而穩定所得半導體元件的可靠度。

第1圖至第8圖繪示本發明在低溫下進行之半導體製程，例如為一利用磊晶與應變記憶技術(stress memorization techniques,SMT)來製備的金屬氧化物半導體(MOS)電晶體的半導體製程。首先，如第1圖所示，首先提供一基材101。基材101可以是一種半導體基材，例如矽。另外，在基材101之中，則預先形成有用作為電性隔離用之數個淺溝渠隔離102。形成淺溝渠隔離102的步驟，可以參考如下之方法。首先，使用硬遮罩(圖未示)在基材101中蝕刻出複數個用來形成淺溝渠隔離的溝渠(圖未示)。其中，基材101的區域103可以是用作PMOS之用或是用作NMOS之用，並於後續製程分別搭配例如嵌入矽鍺(SiGe)與應變記憶技術(stress memorization techniques,SMT)來製備PMOS，或搭配嵌入矽碳(SiC)與應力記憶技術(SMT)來製備NMOS，以改善MOS電流驅動以提升MOS性能。隨後，將絕緣材料(圖未示)填入先前所形成之溝渠(圖未示)中，並於平坦化移除硬遮罩(圖未示)與移除多餘之絕緣材料(圖未示)而得到淺溝渠隔離102。

還有，在基材101上則可以另外形成有閘極結構110。而且此閘極結構110的底部，可以是一層複合結構。例如，複合結構包含閘極介電層111、視情況需要之高介電常數層112與阻障層113。閘極結構110之中則是一層閘極材料層114，其上則為一層硬遮罩115所覆蓋。閘極結構110另外還可以有位於內部之第一間隙壁116，與位於外部之第二間隙壁(圖未示)。其中，閘極介電層111係直接接觸基材101，而作為閘極結構110與基材101之電絕緣之用。如果閘極結構110是矽閘極時，閘極介電層111可以包含矽的化合物，例如氧化矽、氮氧化矽、氮化矽或上述者的組合。而如果閘極結構110是金屬閘極時，閘極介電層111則可以包含氧化物，例如二氧化矽。視情況需要之高介電常數層112可包含高介電常數之材料，例如可選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成之群組。阻障層113則作為隔離閘極材料層114與底部之用，其可以包含金屬化合物，例如氮化鈦。

再者，目前的閘極材料層114可以是形成一虛置閘極(dummy gate)，而在之後被一種金屬材料所取代而形成金屬閘極(圖未示)。此時，閘極材料層114可以是一種未摻雜之多晶矽。要不然，閘極材料層114則包含摻雜之多晶矽，而形成矽閘極。硬遮罩層115可以是含矽之硬遮罩材料。

此外，在形成第一間隙壁116之前，可以視情況需要使用熱氧化法，在側壁上生成氧化矽，並可同時修補蝕刻閘極介電層111、高介電常數層112、阻障層113、閘極材料層114、與硬遮罩層115等多層材料來界定閘極時所產生的缺陷。第一間隙壁116本身則可以是先沈積不同材料的兩薄層後，再蝕刻而成的複合間隙壁。另外，在第一間隙壁116形成後，通常還可以進行淺摻雜汲極(LDD)(圖未示)的植入步驟。

其次，如第2圖所示，在基材101中形成一嵌入式半導體磊晶層，亦即嵌入矽鍺層120。基材101包含至少一凹穴121，矽鍺磊晶材料122則填滿凹穴121而成為嵌入矽鍺層120。形成嵌入矽鍺層120的方法可以參考以下之範例。首先，藉由第一間隙壁116與硬遮罩層115的遮蔽來單次或多次蝕刻暴露出之基材101以形成凹穴121，且此凹穴121可具有特殊之立體形狀。例如，凹穴121會橫向延伸，而部分地佔據位於閘極結構110下方之閘極通道104。同時，凹穴121位於閘極結構110下方之部份還可以是楔形。視情況需要，凹穴121可以是在蝕刻得到第一間隙壁116的相同步驟中形成。

接下來在完成清洗製程之後，就可以使用磊晶的方式，將磊晶材料122填滿凹穴121中而得到嵌入矽鍺層120。視情況需要，磊晶材料122在成長前，通常可以加入一道氫氣預烘烤的步驟，或是氫氣預烘烤的步驟和磊晶材料122成長的步驟同位(in-situ)進行。磊晶材料122通常會包含至少兩種不同之材料，例如矽、鍺以及作為摻質之硼。還有，嵌入矽鍺層120可能會包含好幾個不同的部分。例如，位於凹穴121底部之緩衝層123(buffer layer)，可以包含低濃度鍺，無硼或少量的硼，以減低與基材101不同晶格間的歧異。主體層(bulk layer)124，可以包含高濃度的鍺以及多量的硼，主要作為閘極通道104中應力的來源。而帽蓋層125(cap layer)，則可以包含低濃度鍺或無鍺，無硼或少量的硼，而覆蓋主體層124。

然後，如第3圖所示，再於第一間隙壁116外均勻的覆蓋一層材料層(圖未示)，例如氧化矽，而後成為第二間隙壁117。第二間隙壁117可以是單層或是複合層。另外，第二間隙壁117上還可以另外覆蓋一氮化矽材料(圖未示)，並再次經由蝕刻步驟得到較佳會跨設在磊晶材料122與嵌入矽鍺層120上之第二間隙壁117與氮化矽層118。在本實施例中，此氮化矽層118，而其形成的方法可以包含以含矽(Si)的材料為前驅物所形成者。具體而言，氮化矽層的形成方法可以是包含以六氯基矽烷(hexachlorodisilane,HCD)為前驅物，或是以原子層沉積的六氯基矽烷(atomic layer deposition hexachlorodisilane,ALD-HCD)為前驅物所形成者，但本發明不以此為限。

再來，如第4圖所示，可以對於嵌入矽鍺層120進行預非晶化摻雜步驟，而形成一非晶化區域105。預非晶化製程(PAI)可為一直角或斜角(angled)之PAI製程，以於閘極結構110兩側之嵌入矽鍺層120內形成一非晶化區域105。值得注意的是，此等預非晶化摻雜步驟可以在前述第二間隙壁117步驟之前或是之後進行，第4圖繪示預非晶化摻雜步驟在前述第二間隙壁117步驟之後進行。另外，傳統的離子植入製程會因摻雜質撞擊矽晶格而產生可觀的空隙缺陷(interstitial defects)。

如前所述，一般預非晶化摻雜步驟可以破壞嵌入矽鍺層120之中部份的磊晶結構，產生非晶化區域105。因此本發明特徵之一在於，在低於零下30度之低溫下，較佳大約在氮沸點(-196℃)的溫度下，進行此預非晶化摻雜步驟。如此一來，即可以有效避免目前預非晶化摻雜步驟的缺點，例如，在經過此低溫之預非晶化摻雜步驟後，避免摻質硼有貫穿閘極的可能。在本發明一較佳實施例中，可以對於矽鍺磊晶材料120進行深度不同之預非晶化摻雜步驟，使得矽鍺磊晶材料120中之不同區域，得以被選擇性非晶化摻雜。例如，只針對無鍺之帽蓋層125進行深度較淺之摻雜，使得只有帽蓋層125被非晶化摻雜。或是，摻雜深度較深，因此還可深入至含鍺的主體層124。在本發明另一較佳實施例中，可以使用矽、碳等四價元素，或是氙，或是上述者的組合來進行此預非晶化摻雜步驟。而在本發明又一較佳實施例中，更可以在低溫與5千電子伏特至30千電子伏特之低能量下進行預非晶化摻雜步驟，以避免差排現象的產生。

繼續，如第5圖所示，對於嵌入矽鍺層120進行一源極/汲極摻雜步驟，而形成形成源極摻雜區126與汲極摻雜區127。值得注意的是，本發明另一之特徵在於，在低溫下，例如低於零下30度之低溫下，較佳大約在氮沸點(-196℃)的溫度下，進行源極/汲極摻雜步驟。如此一來，可以避免目前源極/汲極摻雜步驟的缺點，例如避免摻質硼有貫穿閘極的可能。此時，對於嵌入矽鍺層120進行源極/汲極摻雜步驟之P型摻質，可以為硼離子、氟化硼離子、硼簇離子或上述者的組合。在本發明一較佳實施例中，預非晶化摻雜步驟是在源極/汲極摻雜步驟之前進行。在本發明另一較佳實施例中，可以在低溫與5千電子伏特至30千電子伏特之低能量下進行源極/汲極摻雜步驟，以避免差排現象的產生。

視情況需要，如第6圖所示，在對於嵌入矽鍺層120進行過源極/汲極摻雜步驟之後，本發明還可以再進行應力記憶技術(SMT)之流程，而將應力經由嵌入矽鍺層120加入閘極通道104中，來調整，例如可以增加，閘極通道104中的載子遷移率。應力記憶技術(SMT)之流程可以是，例如，先形成一層覆蓋嵌入矽鍺層120、非晶化區域105與閘極結構110之應力層130。應力層130可以包含氮化矽並且具有適當之應力。例如，應力層130可以提供壓縮應力或是伸張應力其中之一者。

再來，如第7圖所示，進行一退火步驟。如果不進行應力記憶技術(SMT)時，退火步驟可以是習知之源極/汲極退火步驟，其用以活化先前植入之摻質，而在基材101中形成源極128與汲極129。如果要進行應力記憶技術(SMT)時，此退火步驟可以是習知之應力記憶退火步驟，而形成鄰近非晶化區域105之一應力記憶層。應力記憶層即包含嵌入矽鍺層120與閘極通道104。請注意，應力記憶退火步驟不但可以將應力層130之應力轉移至嵌入矽鍺層120與閘極通道104中，還可以一併活化先前植入之摻質，而形成源極128與汲極129。在進行完退火步驟之後。可以視情況需要保留應力層130來當作蝕刻停止層而如第7圖所示，或是除去應力層130而如第8圖所示。

隨後，即可以再進行其他後續必要之半導體步驟，例如將閘極材料層114以適當之金屬材料所取代而形成金屬閘極、金屬矽化物形成步驟、接觸洞形成步驟、或是接觸插塞形成步驟...等等。而用於源極128與汲極129的接觸插塞(圖未示)，形狀可以不對稱。例如，其中一者可以為方形，而另一者可以為連續延伸的條狀。此等後續必要之流程為本技藝人士所習知，因故不在多加贅述。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

101．．．基材

102．．．淺溝渠隔離

103．．．區域

104．．．閘極通道

105．．．非晶化區域

110．．．閘極結構

111．．．閘極介電層

112．．．高介電常數層

113．．．阻障層

114．．．閘極材料層

115．．．硬遮罩

116．．．第一間隙壁

117．．．第二間隙壁

118．．．氮化矽層

120．．．嵌入矽鍺層

121．．．凹穴

122．．．磊晶材料

123．．．緩衝層

124．．．主體層

125．．．帽蓋層

126．．．源極摻雜區

127．．．汲極摻雜區

128．．．源極

129．．．汲極

130．．．應力層

第1圖至第8圖繪示本發明在低溫下進行之半導體製程。

101．．．基材

102．．．淺溝渠隔離

103．．．區域

104．．．閘極通道

105．．．非晶化區域

110．．．閘極結構

111．．．閘極介電層

112．．．高介電常數層

113．．．阻障層

114．．．閘極材料層

115．．．硬遮罩

116．．．第一間隙壁

117．．．第二間隙壁

118．．．氮化矽層

120．．．嵌入矽鍺層

121．．．凹穴

122．．．磊晶材料

128．．．源極

129．．．汲極

130．．．應力層

Claims (19)

1. 一種半導體製程，包含：提供包含至少一凹穴之一基材；在該基材中形成一嵌入式半導體磊晶層，該嵌入式半導體磊晶層包含填滿該凹穴之一種矽鍺磊晶材料；對於該嵌入式半導體磊晶層進行一預非晶化摻雜步驟(pre-amorphization implant,PAI)，而形成一非晶化區域；對於該嵌入式半導體磊晶層進行一源極/汲極摻雜步驟，而形成一源極摻雜區與一汲極摻雜區；以及進行一源極/汲極退火步驟，而在該基材中形成一源極與一汲極，其中該預非晶化摻雜步驟與該源極/汲極摻雜步驟其中之至少一者，係在低於零下30度之一低溫下進行。
2. 如請求項1之半導體製程，其中該嵌入式半導體磊晶層包含多組濃度不同之該矽鍺磊晶材料。
3. 如請求項1之半導體製程，其中在進行該源極/汲極摻雜步驟前進行該預非晶化摻雜步驟。
4. 如請求項2之半導體製程，其中對於該嵌入式半導體磊晶層進行深度不同之該預非晶化摻雜步驟，使得該嵌入式半導體磊晶層中之不同區域，得以被選擇性非晶化摻雜。
5. 如請求項1之半導體製程，其中使用一種四價元素與氙之至少一者進行該預非晶化摻雜步驟。
6. 如請求項1之半導體製程，其中在5千電子伏特至30千電子伏特之能量下進行該預非晶化摻雜步驟。
7. 如請求項1之半導體製程，其中在經過該預非晶化摻雜步驟後，該嵌入式半導體磊晶層不產生差排(dislocation)。
8. 一種半導體製程，包含：提供包含至少一凹穴之一基材；在該基材中形成一嵌入式半導體磊晶層，該嵌入式半導體磊晶層包含填滿該凹穴之一種矽鍺磊晶材料；對於該嵌入式半導體磊晶層進行一預非晶化摻雜步驟(pre-amorphization implant,PAI)，而形成一非晶化區域，其中該預非晶化摻雜步驟係在低於零下30度之一低溫下進行；形成一應力層，而覆蓋該非晶化區域；以及進行一退火步驟，而形成鄰近該非晶化區域之一應力記憶層。
9. 如請求項8之半導體製程，更包含：在該預非晶化摻雜步驟後，對於該嵌入式半導體磊晶層進行一源極/汲極摻雜步驟，而形成一源極摻雜區與一汲極摻雜區，其中該 源極/汲極摻雜步驟，係在低於零下30度之一低溫下進行。
10. 如請求項9之半導體製程，其中該退火步驟同時形成一源極與一汲極。
11. 如請求項8之半導體製程，更包含：在該退火步驟後移除該應力層。
12. 如請求項8之半導體製程，其中使用一種四價元素與氙之至少一者進行該預非晶化摻雜步驟。
13. 如請求項8之半導體製程，其中在5千電子伏特至30千電子伏特之能量下進行該預非晶化摻雜步驟。
14. 如請求項8之半導體製程，其中在經過該預非晶化摻雜步驟後，該嵌入式半導體磊晶層不產生差排(dislocation)。
15. 如請求項8之半導體製程，其中對於該嵌入式半導體磊晶層進行深度不同之該預非晶化摻雜步驟，使得該嵌入式半導體磊晶層中之不同區域，得以被選擇性非晶化摻雜。
16. 一種半導體製程，包含：提供包含至少一凹穴之一基材； 在該基材中形成一嵌入式半導體磊晶層，該嵌入式半導體磊晶層包含填滿該凹穴之一種矽鍺磊晶材料；對於該嵌入式半導體磊晶層進行一源極/汲極摻雜步驟，而形成一源極摻雜區與一汲極摻雜區，其中該源極/汲極摻雜步驟，係在低於零下30度之一低溫下進行；以及進行一源極/汲極退火步驟，而形成一源極與一汲極。
17. 如請求項16之半導體製程，其中該嵌入式半導體磊晶層包含多組濃度不同之該矽鍺磊晶材料。
18. 如請求項16之半導體製程，其中在該低溫下不進行一預非晶化摻雜步驟。
19. 如請求項16之半導體製程，其中對於該嵌入式半導體磊晶層進行該源極/汲極摻雜步驟之一摻質，係選自由硼離子、氟化硼離子與硼簇離子所組成之群組。