KR20110093112A - 반도체 장치의 제조 방법 - Google Patents

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KR20110093112A
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Abstract

반도체 장치의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막 및 희생 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계; 상기 반도체 기판 및 상기 게이트 패턴 상에 식각 정지층 및 절연층을 형성하는 단계; 상기 식각 정지층이 드러날 때까지 상기 절연층을 제거하는 단계; 상기 희생 게이트 전극이 드러날 때까지 상기 식각 정지층을 에치백하는 단계; 상기 희생 게이트 전극을 제거하고, 결과물의 전체 구조 상부에 금속층을 형성하는 단계; 상기 절연층이 드러날 때까지 상기 금속층을 제거하는 단계; 및 상기 금속층을 미리 설정된 타겟으로 에치백하는 단계를 포함한다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 금속 게이트 전극을 갖는 반도체 장치의 제조 방법에 관한 것이다.
최근 MOS 전계 효과 트랜지스터의 게이트 절연막으로 실리콘 산화물 대신 고유전율(high-k) 유전체를 이용함으로써 게이트 누설 전류를 감소시키는 기술이 사용되고 있다.
그러나, 이러한 고유전율 유전체는 게이트 전극으로 사용되는 폴리실리콘과 호환되지 않을 수 있기 때문에, 고유전율 유전체를 포함하는 반도체 소자에서는 금속 게이트 전극의 사용이 요구될 수 있다. 나아가, 금속 게이트 전극을 포함하는 CMOS 소자를 제조하는 경우, NMOS의 게이트 전극과 PMOS의 게이트 전극을 서로 다른 물질로 형성하는 것이 요구될 수도 있다.
상기의 요구들을 만족시키기 위하여 제안된 것이 대체 게이트 공정(replacement gate process)이다. 대체 게이트 공정에서는 희생 게이트 전극과 희생 게이트 전극의 양 측벽에 스페이서를 형성한 후, 희생 게이트 전극을 제거함으로써 제공되는 스페이서 사이의 공간에 금속 물질을 매립하여 금속 게이트 전극을 형성한다.
본 발명이 이루고자 하는 기술적 과제는, 대체 게이트 공정에서 발생하는 불량을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막 및 희생 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계; 상기 반도체 기판 및 상기 게이트 패턴 상에 식각 정지층 및 절연층을 형성하는 단계; 상기 식각 정지층이 드러날 때까지 상기 절연층을 제거하는 단계; 상기 희생 게이트 전극이 드러날 때까지 상기 식각 정지층을 에치백하는 단계; 상기 희생 게이트 전극을 제거하고, 결과물의 전체 구조 상부에 금속층을 형성하는 단계; 상기 절연층이 드러날 때까지 상기 금속층을 제거하는 단계; 및 상기 금속층을 미리 설정된 타겟으로 에치백하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 트랜지스터 영역 및 제2 트랜지스터 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 제1 트랜지스터 영역 및 상기 제2 트랜지스터 영역의 상기 반도체 기판 상에 각각 제1 게이트 절연막 및 제2 희생 게이트 전극을 포함하는 제1 게이트 패턴과, 제2 게이트 절연막 및 제2 희생 게이트 전극을 포함하는 제2 게이트 패턴을 형성하는 단계; 상기 반도체 기판 및 상기 제1 및 제2 게이트 패턴 상에 식각 정지층 및 절연층을 형성하는 단계; 상기 식각 정지층이 드러날 때까지 상기 절연층을 제거하는 단계; 상기 제1 및 제2 희생 게이트 전극이 드러날 때까지 상기 식각 정지층을 에치백하는 단계; 상기 제1 희생 게이트 전극을 제거하고, 결과물의 전체 구조 상부에 제1 금속층을 형성하는 단계; 상기 절연층이 드러날 때까지 상기 제1 금속층을 제거하는 단계; 상기 제2 희생 게이트 전극을 제거하고, 결과물의 전체 구조 상부에 제2 금속층을 형성하는 단계; 상기 절연층이 드러날 때까지 상기 제2 금속층을 제거하는 단계; 및 상기 제1 금속층을 미리 설정된 타겟으로 에치백하는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a 내지 도 1m은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 상기 도 1m의 공정이 수행되지 않는 경우 발생하는 불량을 나타내는 사진이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 실시예들에 따른 반도체 장치는 이하의 도면들을 참조함으로써 잘 이해될 수 있을 것이다.
도 1a 내지 도 1m은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, NMOS 영역과 PMOS 영역을 갖는 기판(100) 내에 소자분리막(110)과 p형 웰(103n) 및 n형 웰(103p)을 형성하고, NMOS 영역 및 PMOS 영역 각각의 기판(100) 상에 게이트 절연막(121n, 121p), 희생 금속층(123n, 123p), 희생 게이트 전극(125n, 125p), 게이트 하드마스크(127n, 127p) 및 게이트 스페이서(129n, 129p)를 포함하는 게이트 패턴(120n, 120p)을 형성한다.
구체적으로는, 기판(100)은 Si 등의 반도체 재료로 이루어지는 벌크 기판이거나 또는 SOI(Silicon On Insulator) 기판일 수 있다.
소자분리막(110)은 기판(100)의 활성 영역을 정의하기 위한 것으로서, 예컨대 STI(Shallow Trench Isolation) 공정을 이용하여 형성될 수 있다.
NMOS 영역의 기판(100) 내에 형성되는 p형 웰(103n)은 포토레지스트 패턴 등을 이용하여 NMOS 영역을 노출시킨 상태에서 기판(100) 내로 p형 불순물 예컨대 보론의 이온주입 공정으로 형성될 수 있고, PMOS 영역의 기판(100) 내에 형성되는 n형 웰(103p)은 포토레지스트 패턴 등을 이용하여 PMOS 영역을 노출시킨 상태에서 기판(100) 내로 n형 불순물 예컨대 인 또는 비소의 이온주입 공정으로 형성될 수 있다.
게이트 패턴(120n, 120p)은 기판(100) 상에 게이트 절연막(121n, 121p), 희생 금속층(123n, 123p), 희생 게이트 전극(125n, 125p) 및 게이트 하드마스크(127n, 127p)를 각각 이루는 물질들을 순차적으로 형성한 후, 이 물질들을 패터닝함으로써 게이트 절연막(121n, 121p), 희생 금속층(123n, 123p), 희생 게이트 전극(125n, 125p) 및 게이트 하드마스크(127n, 127p)가 순차적으로 적층된 구조물을 형성하고, 이 적층 구조물의 양 측벽에 게이트 스페이서(129n, 129p)를 형성하는 일련의 과정에 의하여 형성된다.
여기서, 게이트 절연막(121n, 121p)은 실리콘 산화물보다 유전율이 높은 고유전율 유전체로 이루어질 수 있으나 이에 한정되지 않으며 실리콘 산화물로 이루어질 수도 있다. 고유전율 유전체는 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate)을 포함한다. 이와 같은 게이트 절연막(121n, 121p)은 증착 방식 예컨대, CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), 또는 ALD(Atomic Layer Deposition)을 이용하여 형성될 수 있고, 예컨대 60Å 이하의 두께를 갖는다.
희생 금속층(123n, 123p)은 자신의 상부에 놓인 재료들과 반응하지 않고 고온을 견딜 수 있는 금속 물질 예컨대, 티타늄 질화물로 형성될 수 있다. 희생 금속층(123n, 123p)은 스퍼터링(sputtering) 또는 ALD 방식에 의하여 형성될 수 있다.
희생 게이트 전극(125n, 125p)은 폴리실리콘으로 이루어질 수 있으며, 증착 방식을 이용하여 형성될 수 있고, 예컨대 500 내지 2000Å의 두께를 가질 수 있으나 이러한 수치는 예시적으로 제시된 것이며 본 발명의 기술적 사상을 한정하는 것은 아니다. 이러한 희생 게이트 전극(125n, 125p)은 이후에 금속 게이트 전극으로 대체된다.
게이트 하드마스크(127n, 127p)는 실리콘 질화물로 이루어질 수 있고, 예컨대 100 내지 1000Å의 두께를 가질 수 있으나, 이러한 수치는 예시적으로 제시된 것이며 본 발명의 기술적 사상을 한정하는 것은 아니다.
게이트 스페이서(129n, 129p)는, 게이트 절연막(121n, 121p), 희생 금속층(123n, 123p), 희생 게이트 전극(125n, 125p) 및 게이트 하드마스크(127n, 127p)가 순차적으로 적층된 구조물 및 기판(100)의 전면 상에 게이트 스페이서(129n, 129p)를 이루는 절연 물질을 실질적으로 동일한 두께로 증착한 후, 이 절연 물질을 이방성 식각함으로써 형성될 수 있다. 이와 같은 게이트 스페이서(129n, 129p)는 실리콘 질화물로 형성될 수 있다.
본 도면에는 도시되지 않았으나, 상기 게이트 패턴(120n, 120p)을 형성한 후, 게이트 패턴(120n, 120p) 양측의 기판(100) 내에 저농도 소스/드레인 영역(미도시됨)을 형성할 수 있다. 저농도 소스/드레인 영역은 NMOS 영역에 n형 불순물 예컨대 인 또는 비소를 이온주입하고 PMOS 영역에 p형 불순물 예컨대 보론을 이온주입한 후, 적절한 어닐링 단계를 수행함으로써 형성될 수 있다.
이어서, 도 1b를 참조하면, PMOS 영역의 게이트 패턴(120p) 양측의 기판(100)을 소정 깊이로 식각하여 제1 트렌치(T1)를 형성한다.
구체적으로는, NMOS 영역을 절연 물질(미도시됨)이나 포토레지스트 패턴(미도시됨)으로 덮고 PMOS 영역을 노출시킨 상태에서 기판(100)을 등방성 식각 또는 이방성 식각함으로써 제1 트렌치(T1)를 형성한다. 이와 같은 제1 트렌치(T1)는 후술하는 에피택셜층 형성을 위한 것으로서, 제1 트렌치(T1)의 여러 치수(깊이, 폭 또는 도 1b의 단면도에 수직한 방향의 폭)는 PMOS 소자의 동작을 고려하여 조절될 수 있다,
이어서, 도 1c를 참조하면, 제1 트렌치(T1) 내에 실리콘 합금을 포함하는 에피택셜층(107)을 형성한다.
구체적으로는, NMOS 영역을 절연 물질(미도시됨) 등으로 덮고 PMOS 영역을 노출시킨 상태에서 제1 트렌치(T1) 표면에 대하여 프리 클리닝(pre-cleaning)을 수행한 후, 에피택셜 성장(epitaxial growth) 공정을 이용하여 실리콘 합금을 포함하는 에피택셜층(107)을 형성한다. 에피택셜 성장 공정을 이용하면 노출된 기판(100) 영역에서만 선택적으로 에피택셜층(107)이 성장하기 때문에 PMOS 영역의 게이트 패턴(120p)은 보호된다.
실리콘 합금을 포함하는 에피택셜층(107)은 예를 들어 실리콘 게르마늄(SiGe) 층일 수 있다. 또한, 에피택셜층(107)은 고농도의 p형 불순물 예컨대 보론이 도핑된 층일 수 있으며, 이는 에피택셜층(107)을 성장시키면서 p형 불순물을 인시츄(insitu)로 도핑하거나, 또는 도핑되지 않은 에피택셜층(107)을 성장시킨 후 p형 불순물을 도핑하는 방식에 의하여 형성될 수 있다. 여기서, 고농도라 함은 전술한 저농도 소스/드레인 영역의 농도에 비하여 상대적으로 농도가 높음을 의미한다.
이와 같이 PMOS 영역의 제1 트렌치(T1) 내에 실리콘 합금을 포함하는 에피택셜층(107)을 형성하는 이유는 PMOS 소자의 채널 영역에 스트레스를 주어 압축 변형을 유발함으로써 PMOS 소자의 동작 특성을 개선하기 위함이다. 이때, 에피택셜 성장 공정의 특성 때문에, 에피택셜층(107)은 표면이 기판(100)의 표면보다는 위에 있으면서 희생 게이트 전극(125p)의 표면보다 약간 낮은 정도의 높이를 갖는다. 예를 들어, 에피택셜층(107)은 표면 높이와 희생 게이트 전극(125p)의 표면 높이의 차는 1000Å 또는 그 이하일 수 있다.
본 도면에는 도시되지 않았으나, 상기 에피택셜층(107) 형성 단계 전 또는 후에 NMOS 영역만을 노출시킨 상태에서 NMOS 영역의 게이트 패턴(120n) 양측에 고농도의 n형 불순물 예컨대 인 또는 비소를 이온주입하고 적절한 어닐링 단계를 수행함으로써 고농도의 소스/드레인 영역(미도시됨)을 형성할 수 있다. 여기서, 고농도라 함은 전술한 바와 같이 저농도 소스/드레인 영역의 농도에 비하여 상대적으로 농도가 높음을 의미한다.
또한, 본 도면에는 도시되지 않았으나, NMOS 영역의 소스/드레인 영역 상면 또는 PMOS 영역의 소스/드레인 영역 즉, 에피택셜층(107) 상면에 실리사이드층(미도시됨)을 더 형성할 수도 있다.
이어서, 도 1d를 참조하면, 도 1c의 공정에 따라 형성된 결과물의 전면에 식각 정지층(130)을 형성하고, 식각 정지층(130) 상부에 제1 절연층(140)을 형성한다.
식각 정지층(130)은 게이트 하드마스크(127n, 127p) 및/또는 게이트 스페이서(129n, 129p)와 동일한 물질 예컨대, 실리콘 질화물로 형성될 수 있으며, 증착 공정 예컨대, CVD를 이용하여 형성될 수 있다.
제1 절연층(140)은 식각 정지층(130)과 상이한 절연 물질 예컨대, 실리콘 산화물로 형성될 수 있으며, 증착 공정 예컨대, 고밀도 플라즈마 증착 공정에 따라 형성될 수 있다.
이어서, 대체 게이트 공정 즉, 희생 게이트 전극(125n, 125p)을 금속 게이트 전극으로 대체시키기 위하여, 희생 게이트 전극(125n, 125p)을 노출시키는 공정을 수행하며, 이는 아래의 도 1e 및 도 1f의 두 단계 공정으로 진행된다.
즉, 도 1e를 참조하면, 제1 절연층(140)을 연마하되, 제1 식각 정지층(130)에서 연마가 정지되게 한다. 제1 절연층(140)의 연마는 CMP(Chemical Mechanical Polishing)에 의하여 수행될 수 있다.
이와 같이 제1 식각 정지층(130)에서 연마가 정지되게 하는 것은 다음과 같은 이유 때문이다. 전술한 바와 같이 에피택셜층(107)은 표면이 희생 게이트 전극(125p)의 표면보다 1000Å 이하의 정도로 약간 낮기 때문에, 희생 게이트 전극(125n, 125p)을 노출시키기 위하여 희생 게이트 전극(125n, 125p)이 드러날 때까지 연마를 진행한다면 과도 연마에 의하여 PMOS 영역의 에피택셜층(107)에까지 어택(attack)이 가해질 가능성이 있다. 따라서, 에피택셜층(107)에 어택이 가해지는 것을 방지하기 위하여 일단 제1 식각 정지층(130)에서 연마를 정지시킨다.
이어서, 도 1f를 참조하면, 식각 정지층(130)과 그 하부의 게이트 하드마스크(127n, 127p) 및 게이트 스페이서(129n, 129p)를 에치백(etchback)함으로써, 희생 게이트 전극(125n, 125p)을 노출시킨다. 즉, 제1 식각 정지층(130)에서 제1 절연층(140)의 연마를 일단 정지하고, 희생 게이트 전극(125n, 125p) 상부에 남아있는 물질들은 에치백을 통하여 제거하는 것이다.
여기서, 식각 정지층(130), 게이트 하드마스크(127n, 127p) 및 게이트 스페이서(129n, 129p)가 전술한 바와 같이 동일한 물질 예컨대, 실리콘 질화물로 이루어질 수 있기 때문에, 식각 정지층(130), 게이트 하드마스크(127n, 127p) 및 게이트 스페이서(129n, 129p)에 대한 에치백 공정은 하나의 스텝으로 수행될 수 있다.
이와 같은 에치백 공정 결과, 희생 게이트 전극(125n, 125p) 양 측벽의 게이트 스페이서(129n, 129p) 및 식각 정지층(130)이 과도 식각되어 움푹 파인 형상(도 1f의 'W' 참조)이 나타나며, 이하에서는 이를 함몰부(W)라 한다. 이와 같은 함몰부(W)의 생성에 의하여 불량이 발생하게 되며, 이에 대한 상세한 설명은 후술하기로 한다.
이어서, 도 1g를 참조하면, NMOS 영역의 희생 게이트 전극(125n) 및 그 하부의 희생 금속층(123n)을 제거한다. 그에 따라, 게이트 스페이서(129n) 사이와 게이트 절연막(121n)에 의하여 정의되는 트렌치(Tn)가 형성된다.
희생 게이트 전극(125n) 및 희생 금속층(123n)의 제거는 NMOS 영역을 노출시킨 상태에서 습식 식각 또는 건식 식각에 의하여 수행될 수 있다. 예컨대, 습식 식각을 이용하는 경우, 수산화물을 포함하는 수용액에 희생 게이트 전극(125n) 및 희생 금속층(123n)을 노출시킴으로써 희생 게이트 전극(125n) 및 희생 금속층(123n)을 제거할 수 있다.
본 실시예에서는, 희생 금속층(123n)까지 제거하는 경우를 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니며, 희생 금속층(123n)을 제거하지 않고 게이트 절연막(121n) 상에 잔류하게 할 수도 있다.
이어서, 도 1h를 참조하면, 도 1g의 공정에 따라 형성된 결과물의 전체 구조 상부에 트렌치(Tn)를 충분히 매립하는 두께로 제1 금속층(150n)을 형성한다.
여기서, 제1 금속층(150n)은 NMOS 영역의 게이트 전극을 형성하기 위한 것으로서, 예를 들어, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 및 이들의 합금을 포함하는 단일층 또는 다중층으로 형성될 수 있다. 본 실시예에서 제1 금속층(150n)은 알루미늄-티타늄의 합금으로 이루어지는 단일층일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이와 같은 제1 금속층(150n)은 증착 공정 예컨대, CVD, PVD, ALD 또는 스퍼터링에 의하여 형성될 수 있다.
이어서, 도 1i를 참조하면, 제1 금속층(150n)을 연마하되, 제1 절연층(140)에서 연마가 정지되게 한다. 즉, 제1 절연층(140)이 전술한 식각 정지층과 동일한 역할을 수행한다. 본 도면의 공정 결과, 제1 트렌치(Tn) 내부에 제1 금속층(150n)이 잔류하게 되며, 이를 이하 제1 금속 게이트 전극(150n')이라 한다. 즉, 전술한 바와 같이 희생 게이트 전극(125n)이 제1 금속 게이트 전극(150n')으로 대체되는 것이다.
이러한 제1 금속층(150n)의 연마는 CMP에 의하여 수행될 수 있다.
이때, 전술한 도 1f의 에치백 공정에 따라 생성된 함몰부(W)는 제1 절연층(140)에 비하여 아래쪽으로 움푹 파여 있기 때문에, 제1 절연층(140)을 식각 정지층으로 하여 제1 금속층(150n)을 연마하는 경우 함몰부(W)에 제1 금속층(150n)을 이루는 금속 물질이 잔류하게 된다(도 1i의 원 표시 부분 참조).
이어서, 도 1j를 참조하면, PMOS 영역의 희생 게이트 전극(125p) 및 그 하부의 희생 금속층(123p)을 제거한다. 그에 따라, 게이트 스페이서(129p) 사이와 게이트 절연막(121p)에 의하여 정의되는 트렌치(Tp)가 형성된다.
희생 게이트 전극(125n) 및 희생 금속층(123n)의 제거 방법은, PMOS 영역을 노출시킨 상태에서 수행된다는 것 외에는 NMOS 영역의 희생 게이트 전극(125n) 및 희생 금속층(123n)의 제거 방법과 실질적으로 동일할 수 있다. 즉, 습식 식각이나 건식 식각을 이용하여 제거될 수 있다.
본 실시예에서는, 희생 금속층(123p)까지 제거하는 경우를 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니며, 희생 금속층(123p)을 제거하지 않고 게이트 절연막(121p) 상에 잔류하게 할 수도 있다.
이어서, 도 1k를 참조하면, 도 1j의 공정에 따라 형성된 결과물의 전체 구조 상부에 트렌치(Tp)를 충분히 매립하는 두께로 제2 금속층(150p)을 형성한다.
여기서, 제2 금속층(150p)은 PMOS 영역의 게이트 전극을 형성하기 위한 것으로서, 전술한 제1 금속층(150n)과 동일한 물질이거나 또는 상이한 물질일 수 있다. 제2 금속층(150p)은 예를 들어, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 및 이들의 합금을 포함하는 단일층 또는 다중층으로 형성될 수 있다. 본 실시예에서 제2 금속층(150p)은 티타늄 질화물과 알루미늄-티타늄 합금이 적층된 이중층일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이와 같은 제2 금속층(150p)은 증착 공정 예컨대, CVD, PVD, ALD 또는 스퍼터링에 의하여 형성될 수 있다.
이어서, 도 1l를 참조하면, 제2 금속층(150p)을 연마하되, 제1 절연층(140)에서 연마가 정지되게 한다. 즉, 제1 절연층(140)이 전술한 식각 정지층과 동일한 역할을 수행한다. 본 도면의 공정 결과, 제2 트렌치(Tp) 내부에 제2 금속층(150p)이 잔류하게 되며, 이를 이하 제2 금속 게이트 전극(150p')이라 한다. 즉, 전술한 바와 같이 희생 게이트 전극(125p)이 제2 금속 게이트 전극(150p')으로 대체되는 것이다.
이러한 제2 금속층(150p)의 연마는 CMP에 의하여 수행될 수 있다.
이와 같은 도 1l의 공정에 따라 형성된 구조물을 살펴보면, NMOS 영역에 제1 금속 게이트 전극(150n')이 형성되고 PMOS 영역에 제2 금속 게이트 전극(150p')이 형성되어, 원하는 소자 즉, 금속 게이트 전극을 갖는 CMOS 소자를 얻을 수 있고, 나아가, PMOS 영역과 NMOS 영역에서 서로 다른 물질로 이루어지는 금속 게이트 전극을 얻을 수도 있다.
한편, 이와 같이 제1 금속 게이트 전극(150n') 및 제2 금속 게이트 전극(150p')을 갖는 CMOS 소자를 형성한 후, 후술하는 바와 같이 콘택 형성 공정을 더 수행할 수 있다. 콘택은 요구되는 부분 예컨대, PMOS 영역의 소스/드레인 영역 즉, 에피택셜층(107)이나 NMOS 영역의 소스/드레인 영역(미도시됨)과 연결되도록 형성될 수 있다. 콘택이 연결되는 부분은 구현하고자 하는 반도체 장치에 따라 다르다.
그런데, 전술한 바와 같이 함몰부(W)에 금속 물질이 잔류하고 있기 때문에(도 1l의 원 표시 부분 참조), 이러한 콘택과 함몰부(W)의 금속 물질 사이에 브릿지(bridge)가 발생하게 되고, 그에 따라 제1 금속 게이트 전극(150n') 및/또는 제2 금속 게이트 전극(150p')과 콘택이 전기적으로 쇼트되는 불량이 발생하게 되며, 이는 도 2의 사진에 잘 나타나 있다. 따라서, 상기 도 1l의 공정 후에, 아래의 도 1m의 공정을 추가로 수행하여야 한다.
이어서, 도 1m을 참조하면, 제1 금속 게이트 전극(150n')을 소정 타겟으로 에치백함으로써 함몰부(W)에 잔류하는 금속 물질을 제거한다. 본 실시예에서는 이러한 함몰부(W)에 제1 금속 게이트 전극(150n')을 이루는 금속 물질이 잔류하고 있기 때문에, 제1 금속 게이트 전극(150n')에 대하여 에치백을 수행하는 것이다. 이러한 에치백 공정은 함몰부(W)에 잔류하는 금속 물질을 제거할 수 있는 정도의 타겟, 예를 들어, 100Å 이하의 타겟으로 수행될 수 있다.
제1 금속 게이트 전극(150n')이 전술한 바와 같이 알루미늄-티타늄 합금으로 이루어지는 경우, 즉, 함몰부(W)에 잔류하는 금속 물질이 알루미늄-티타늄의 합금인 경우에는, 예컨대 Cl2 또는 BCl3의 식각 가스를 이용하여 상기 에치백을 수행할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 함몰부(W)에 잔류하는 금속 물질을 고려하여 식각 가스는 다양하게 변형될 수 있다.
위와 같은 제1 금속 게이트 전극(150n')의 에치백에 더하여, 동일한 타겟으로 제1 절연층(140)에 대한 에치백을 수행할 수도 있다. 제1 절연층(140)이 예컨대 실리콘 산화물로 이루어지는 경우에는, 예컨대 CF 계열의 식각 가스를 이용하여 에치백을 수행할 수 있다. 이와 같이 제1 절연층(140)에 대한 에치백을 수행하는 이유는 본 도면의 공정 결과 생성되는 구조물의 표면을 평탄화하여 후속 공정을 용이하게 하기 위함이다.
이와 같은 에치백 공정 결과, 함몰부(W)에 잔류하는 금속 물질이 제거되기 때문에 후술하는 바와 같이 콘택 형성 공정을 수행하더라도 금속 게이트 전극과 브릿지가 발생하는 등의 불량이 발생할 여지가 없다.
이어서, 본 도면에는 도시되지 않았으나, 콘택(미도시됨) 형성 공정을 수행한다. 구체적으로는, 상기 도 1m의 공정 결과 형성된 구조물의 상부에 제2 절연층(미도시됨)을 형성하고, 제2 절연층, 제1 절연층(140) 및 식각 정지층(130)을 선택적으로 식각하여 원하는 영역 예컨대, NMOS의 소스/드레인 영역 또는 PMOS의 에피택셜층(107)을 노출시키는 콘택홀을 형성한다. 이어서, 이 콘택홀에 도전 물질을 매립함으로써 NMOS의 소스/드레인 영역 또는 PMOS의 에피택셜층(107)에 연결되는 콘택을 형성한다.
본 실시예에서는 반도체 장치의 일례로서 CMOS 소자를 제조하는 방법을 설명하기로 하나, 본 발명이 이에 한정되는 것은 아니며, 본 발명은 대체 게이트 공정을 이용하는 모든 반도체 장치에 제조 방법에 적용될 수 있다.
또한, 본 실시예에서는 PMOS 영역의 소스/드레인 영역에 에피택셜층을 성장시켰으나, 본 발명이 이에 한정되는 것은 아니며 NMOS 영역에도 에피택셜층을 성장시키거나 또는 NMOS 영역 및 PMOS 영역 모두에 에피택셜층을 성장시키지 않을 수도 있다. 또는 NMOS 영역 또는 PMOS 영역에 트렌치를 형성하지 않은 상태에서 에피택셜층을 성장시킬 수도 있다.
또한, 본 실시예에서는 제1 금속 게이트 전극(150n')을 먼저 형성하고 제2 금속 게이트 전극(150p')을 나중에 형성하였으나, 본 발명이 이에 한정되는 것은 아니며 이 순서는 뒤바뀌어도 무방하다. 나아가, 제1 금속 게이트 전극(150n')과 제2 금속 게이트 전극(150p')이 동일한 물질로 이루어지는 경우에는 동시에 형성될 수도 있다. 즉, 트렌치(Tn, Tp)를 동시에 형성하고, 이 트렌치(Tn, Tp)를 동시에 매립하는 금속층을 형성할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 103n, 103p: p형 웰, n형 웰
110: 소자분리막 120n, 120p: 게이트 패턴
121n, 121p: 게이트 절연막 125n, 125p: 희생 게이트 전극
130: 식각 정지층 140: 제1 절연층
150n': 제1 금속 게이트 전극 150p': 제2 금속 게이트 전극

Claims (10)

  1. 반도체 기판 상에 게이트 절연막 및 희생 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 반도체 기판 및 상기 게이트 패턴 상에 식각 정지층 및 절연층을 형성하는 단계;
    상기 식각 정지층이 드러날 때까지 상기 절연층을 제거하는 단계;
    상기 희생 게이트 전극이 드러날 때까지 상기 식각 정지층을 에치백하는 단계;
    상기 희생 게이트 전극을 제거하고, 결과물의 전체 구조 상부에 금속층을 형성하는 단계;
    상기 절연층이 드러날 때까지 상기 금속층을 제거하는 단계; 및
    상기 금속층을 미리 설정된 타겟으로 에치백하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 절연층을 제거하는 단계 또는 상기 금속층을 제거하는 단계는,
    CMP를 이용하여 수행되는 반도체 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 식각 정지층은, 실리콘 질화물을 포함하고,
    상기 절연층은, 실리콘 산화물을 포함하는 반도체 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 게이트 패턴 형성 단계 후에,
    상기 게이트 패턴 양측의 상기 반도체 기판 상에 에피택셜 성장 공정에 의하여 실리콘 합금을 포함하는 에피택셜층을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 금속층을 미리 설정된 타겟으로 에치백하는 단계는,
    상기 절연층을 상기 타겟과 동일한 타겟으로 에치백하는 단계를 포함하는 반도체 장치의 제조 방법.
  6. 제1 트랜지스터 영역 및 제2 트랜지스터 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 제1 트랜지스터 영역 및 상기 제2 트랜지스터 영역의 상기 반도체 기판 상에 각각 제1 게이트 절연막 및 제2 희생 게이트 전극을 포함하는 제1 게이트 패턴과, 제2 게이트 절연막 및 제2 희생 게이트 전극을 포함하는 제2 게이트 패턴을 형성하는 단계;
    상기 반도체 기판 및 상기 제1 및 제2 게이트 패턴 상에 식각 정지층 및 절연층을 형성하는 단계;
    상기 식각 정지층이 드러날 때까지 상기 절연층을 제거하는 단계;
    상기 제1 및 제2 희생 게이트 전극이 드러날 때까지 상기 식각 정지층을 에치백하는 단계;
    상기 제1 희생 게이트 전극을 제거하고, 결과물의 전체 구조 상부에 제1 금속층을 형성하는 단계;
    상기 절연층이 드러날 때까지 상기 제1 금속층을 제거하는 단계;
    상기 제2 희생 게이트 전극을 제거하고, 결과물의 전체 구조 상부에 제2 금속층을 형성하는 단계;
    상기 절연층이 드러날 때까지 상기 제2 금속층을 제거하는 단계; 및
    상기 제1 금속층을 미리 설정된 타겟으로 에치백하는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 제6 항에 있어서,
    상기 절연층을 제거하는 단계, 상기 제1 금속층을 제거하는 단계 및 상기 제2 금속층을 제거하는 단계 중 적어도 하나는, CMP를 이용하여 수행되는 반도체 장치의 제조 방법.
  8. 제6 항에 있어서,
    상기 식각 정지층은, 실리콘 질화물을 포함하고,
    상기 절연층은, 실리콘 산화물을 포함하는 반도체 장치의 제조 방법.
  9. 제6 항에 있어서,
    상기 제1 및 제2 게이트 패턴 형성 단계 후에,
    상기 제1 게이트 패턴 및 상기 제2 게이트 패턴 중 적어도 하나의 양측의 상기 반도체 기판 상에 에피택셜 성장 공정에 의하여 실리콘 합금을 포함하는 에피택셜층을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  10. 제6 항에 있어서,
    상기 제1 금속층을 미리 설정된 타겟으로 에치백하는 단계는,
    상기 절연층을 상기 타겟과 동일한 타겟으로 에치백하는 단계를 포함하는 반도체 장치의 제조 방법.
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