CN103531541B - Cmos管的形成方法 - Google Patents

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Abstract

一种CMOS管的形成方法，通过在第一伪栅极结构的顶部和侧壁形成第一刻蚀阻挡层，在第二区域的第二伪栅极结构的顶部和侧壁形成第二刻蚀阻挡层，且形成所述第一刻蚀阻挡层时的射频频率大于形成第二刻蚀阻挡层时的射频频率，后续刻蚀第一刻蚀阻挡层时的速率大于刻蚀第二刻蚀阻挡层时的速率，去除第一伪栅极结构时，所述第二刻蚀阻挡层可以充当第二伪栅极结构的保护层，节省了工艺步骤，形成的CMOS管的性能稳定。

Description

CMOS管的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种CMOS管的形成方法。
背景技术
目前，互补型金属氧化物半导体管(ComplementaryMetal-Oxide-Semiconductor，CMOS)已成为芯片中的基本器件。所述CMOS管包括：P型金属氧化物半导体(PMOS)和N型金属氧化物半导体(NMOS)。
随着半导体制造技术的发展，CMOS管不断的等比例缩小，以获得集成度更高的芯片。然而，当CMOS管缩小到一定程度后，CMOS管中的栅极长度缩短至极限，短沟道效应凸显。为了控制短沟道效应，提高栅电极电容，现有技术采用高K介质材料取代传统的介质材料例如氧化硅形成栅介质层，采用金属材料例如铝(Al)取代多晶硅作为栅电极。
为调节CMOS管中PMOS管和NMOS管栅极的阈值电压，还需要在PMOS管、NMOS管的栅介质层表面形成功能层(workfunctionlayer)，由于形成的PMOS管和NMOS管的功能层不一样，现有技术形成互补型金属氧化物半导体管时，在形成PMOS管的区域和形成NMOS管的区域形成伪栅极结构，以所述伪栅极结构为掩膜形成源/漏区后，需要去除上述两个区域中的一个区域中的伪栅极结构，依次形成栅介质层、功能层和栅电极层，然后去除另一个区域中的伪栅极结构，再依次形成位于该区域的栅介质层、功能层和栅电极层。
现有技术形成的CMOS管的性能不够稳定。
更多关于CMOS管的形成方法，请参考公开号为“US2008149982A1”的美国专利。
发明内容
本发明解决的问题是提供性能稳定的CMOS管的形成方法。
为解决上述问题，本发明实施例提供了一种CMOS管的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和与之相隔的第二区域，所述第一区域的半导体衬底表面具有第一伪栅极结构，所述第二区域的半导体衬底表面具有第二伪栅极结构；形成覆盖第一区域的半导体衬底、所述第一伪栅极结构的顶部和侧壁的第一刻蚀阻挡层，形成覆盖第二区域的半导体衬底、所述第二伪栅极结构的顶部和侧壁的第二刻蚀阻挡层，形成所述第一刻蚀阻挡层时的射频频率大于形成第二刻蚀阻挡层时的射频频率；形成绝缘层，所述绝缘层暴露出第一伪栅极结构顶部的第一刻蚀阻挡层和第二伪栅极结构顶部的第二刻蚀阻挡层；去除第一伪栅极结构和部分第一刻蚀阻挡层，形成暴露出半导体衬底的第一开口；在所述第一开口内形成第一栅极结构，所述第一栅极结构与剩余的第一刻蚀阻挡层表面齐平；平坦化绝缘层、第一刻蚀阻挡层和第一伪栅极结构，直至与剩余的第一刻蚀阻挡层表面齐平；在形成第一栅极结构后，去除第二伪栅极结构，形成暴露出半导体衬底的第二开口，并在所述第二开口内形成第二栅极结构。
可选地，所述第一刻蚀阻挡层的材料为氮化硅、氮化钽或氮化钛。
可选地，所述第一刻蚀阻挡层的形成工艺为等离子体沉积工艺，所述等离子体沉积工艺采用的反应气体为氨气、氮气和硅烷。
可选地，所述氨气占总的反应气体的体积百分比为10-15％，氮气占总的反应气体的体积百分比为2-6％，硅烷占总的反应气体的体积百分比为79-88％。
可选地，所述等离子体沉积工艺的工艺参数范围为：反应压强为0.08帕-0.2帕，反应温度为300摄氏度-400摄氏度，射频频率为50瓦-100瓦，射频功率为10兆赫兹～20兆赫兹。
可选地，所述第二刻蚀阻挡层的形成工艺为等离子体沉积工艺，所述等离子体沉积工艺采用的反应气体为氮气和硅烷。
可选地，所述等离子体沉积工艺的工艺参数范围为：氮气和硅烷的体积比值为0.05-0.2，反应压强为0.08帕-0.2帕,反应温度为300摄氏度-400摄氏度，射频功率50瓦-100瓦，射频频率为40千赫兹-100千赫兹。
可选地，去除第一伪栅极结构和部分第一刻蚀阻挡层时的工艺为干法刻蚀工艺，所述干法刻蚀工艺采用气体为含氟的气体、氩气和氧气。
可选地，所述含氟的气体为CH3F、CH2F2或CHF3。
可选地，所述干法刻蚀工艺时的功率小于400瓦。
可选地，当所述第一区域用于形成NMOS管，所述第二区域用于形成PMOS管时，还包括：在所述第一伪栅极结构两侧的半导体衬底内形成无定型硅层；对所述无定型硅层进行退火，形成具有位错的单晶硅层。
可选地，所述退火温度为500摄氏度-700摄氏度，退火时间为10分钟-60分钟。
可选地，所述具有位错的单晶硅层中发生位错的界面与半导体衬底表面之间的夹角为30度-60度。
可选地，还包括：形成位于所述第一区域的半导体衬底表面的第一高K栅介质层，形成位于所述第二区域的半导体衬底表面的第二高K栅介质层。
可选地，还包括：形成位于所述半导体衬底和第一高K栅介质层之间的第一界面层；形成位于所述半导体衬底和第二高K栅介质层之间的第二界面层。
可选地，当所述第一高K栅介质层在去除第一伪栅极结构后形成，所述第二高K栅介质层在去除第二伪栅极结构后形成时，所述第一栅极结构包括第一高K栅介质层和覆盖所述第一高K栅介质层的第一金属电极层，所述第二栅极结构包括第二高K栅介质层和覆盖所述第二高K栅介质层的第二金属电极层。
可选地，所述第一栅极结构包括第一金属电极层，所述第二栅极结构包括第二金属电极层。
可选地，还包括：形成位于所述第一高K栅介质层和第一金属电极层之间的第一功能层，形成位于所述第二高K栅介质层和第二金属电极层之间的第二功能层。
与现有技术相比，本发明的技术方案具有以下优点：
由于形成第二刻蚀阻挡层时的射频频率小于形成第一刻蚀阻挡层时的射频频率，后续去除第一伪栅极结构时，所述第二刻蚀阻挡层可以作为掩膜保护第二伪栅极结构不受损坏，无需在去除第一伪栅极结构前，在第二区域的绝缘层和第二刻蚀阻挡层表面形成光刻胶或其他材料的掩膜，节省了工艺步骤，形成的CMOS管的性能稳定，并且半导体衬底表面的第一刻蚀阻挡层和第二刻蚀阻挡层分别为对应区域的MOS管提供了拉应力或压应力，提高了各区域MOS管沟道区的载流子迁移率，进一步提高了CMOS管的性能。
进一步的，当第一区域用于形成NMOS管，所述第二区域用于形成PMOS管时，还包括：在所述第一伪栅极结构两侧的半导体衬底内形成无定型硅层；对所述无定型硅层进行退火，在第一刻蚀阻挡层拉应力的作用下，形成具有位错的单晶硅层。所述具有位错的单晶硅层，提高了NMOS管沟道区的应力，形成的NMOS管沟道区的载流子迁移率最高，NMOS管的性能更好。
附图说明
图1是本发明实施例的形成氮化硅层时射频频率与后续刻蚀所述氮化硅层的速率之间关系的示意图；
图2是本发明实施例的CMOS形成方法的流程示意图；
图3-图9是本发明第一实施例的CMOS形成过程的剖面结构示意图；
图10-图11是本发明第二实施例的CMOS形成过程的剖面结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的CMOS管的性能不够稳定。
经过研究，发明人发现，现有技术中互补型金属氧化物半导体管的形成方法，包括了多次沉积光刻胶、化学机械抛光和刻蚀的步骤。多次沉积光刻胶，后续工艺中容易出现光刻胶残留，而且多次化学机械抛光或刻蚀时，容易对化学机械抛光或刻蚀的表面质量造成影响，以及影响化学机械抛光或刻蚀的结构实际尺寸，导致所述结构实际尺寸与原设计尺寸存在差别，最终影响形成的CMOS管的稳定性。
进一步的，发明人发现，减少形成CMOS管过程中沉积光刻胶的次数、化学机械抛光或刻蚀次数，能够有效提高CMOS管的稳定性。另外，请参考图1，图1示出了形成氮化硅时的射频频率与后续去除所述氮化硅层时的刻蚀速率之间关系的示意图。图1中横坐标代表形成氮化硅时的射频频率，单位为赫兹，纵坐标代表刻蚀对应射频频率的氮化硅时的刻蚀速率，曲线50即为形成氮化硅时的射频频率与后续去除所述氮化硅层时的刻蚀速率之间关系曲线。由图1可知，形成氮化硅的过程中，当射频频率小于108赫兹时，随着射频频率的增大，后续采用干法刻蚀工艺去除所述氮化硅的刻蚀速率越大。
基于此，发明人提供了一种形成CMOS管的方法，分别在第一区域和第二区域采用不同的射频频率形成第一刻蚀阻挡层和第二刻蚀阻挡层，所述第一刻蚀阻挡层覆盖所述第一伪栅极结构，所述第二刻蚀阻挡层覆盖所述第二伪栅极结构，利用不同射频频率下形成的氮化硅层的刻蚀速率不同，无需形成覆盖第二区域的光刻胶层，即可刻蚀去除第一伪栅极结构，节省了工艺步骤，提高了CMOS管的稳定性。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
请参考图2，本发明实施例的CMOS管的形成方法，包括：
步骤S101，提供半导体衬底，所述半导体衬底包括第一区域和与之相邻的第二区域，且两者通过浅沟槽隔离，所述第一区域的半导体衬底表面由下至上依次具有第一界面层、第一高k介质层、第一功能层、第一伪栅电极层和第一硬掩膜层，所述第二区域的半导体衬底表面由下至上依次具有第二界面层、第二高k介质层、第二功能层、第二伪栅电极层和第二硬掩膜层；
步骤S103，形成覆盖第一区域的半导体衬底、所述第一伪栅极结构的顶部和侧壁的第一刻蚀阻挡层，形成覆盖第二区域的半导体衬底、所述第二伪栅极结构的顶部和侧壁的第二刻蚀阻挡层，形成所述第一刻蚀阻挡层时的射频频率大于形成第二刻蚀阻挡层时的射频频率；
步骤S105，在所述第一刻蚀阻挡层和第二刻蚀阻挡层表面形成绝缘层，所述绝缘层暴露出第一伪栅极结构顶部的第一刻蚀阻挡层和第二伪栅极结构顶部的第二刻蚀阻挡层；
步骤S107，去除所述第一硬掩膜层、第一伪栅极结构和部分第一刻蚀阻挡层，形成暴露出第一功能层的第一开口；
步骤S109，在所述第一开口内形成第一金属栅电极层，所述第一金属栅电极层与剩余的第一刻蚀阻挡层表面齐平；
步骤S111，平坦化绝缘层、第二刻蚀阻挡层和第二伪栅极结构，直至与剩余的第一刻蚀阻挡层表面齐平；
步骤S113，在形成第一金属栅电极层后，去除第二伪栅电极层，形成暴露出第二区域的第二功能层的第二开口，并在所述第二开口内形成第二金属栅电极层。
具体的，请参考以下实施例中CMOS管的形成方法。
第一实施例
请参考图3-图9，图3-图9示出了本发明实施例CMOS管的形成过程的剖面结构示意图。
请参考图3，提供半导体衬底200，所述半导体衬底200包括第一区域I和与之相邻的第二区域II，且两者通过浅沟槽201隔离，所述第一区域I的半导体衬底200表面具有第一界面层203、覆盖所述第一界面层203表面的第一高k介质层205、覆盖所述第一高k介质层205表面的第一功能层207、覆盖所述第一功能层207表面的第一伪栅电极层209、覆盖所述第一伪栅电极层209表面的第一硬掩膜层211，所述第二区域II的半导体衬底200表面具有第二界面层204、覆盖所述第二界面层204表面的第二高k介质层206、覆盖所述第二高k介质层206表面的第二功能层208、覆盖所述第二功能层208表面的第二伪栅电极层210、覆盖所述第二伪栅电极层210表面的第二硬掩膜层212。
所述半导体衬底200用于为后续工艺提供工作平台。所述半导体衬底200为体硅或绝缘体上硅(SOI)，所述半导体衬底200的材料为单晶硅、硅锗、硅碳或III-V族化合物(例如镓化砷、磷化铟和氮化镓等)。所述半导体衬底200包括第一区域I和第二区域II，分别用于形成NMOS管和PMOS管。在本发明的实施例中，所述半导体衬底200为硅衬底，且第一区域I用于形成NMOS管，所述第一区域I的半导体衬底内掺杂有p型离子，第二区域II用于形成PMOS管，所述第二区域II的半导体衬底200内掺杂有n型离子。
所述第一界面层203位于所述第一区域I的半导体衬底200表面，用于后续降低第一高K栅介质层205与半导体衬底200之间的第一界面电阻。所述第二界面层204位于第二区域II的半导体衬底200表面，用于降低第二高K栅介质层206与半导体衬底200之间的第二界面电阻。所述第一界面层203和第二界面层204的材料相同，均为氧化硅，所述第一界面层203和第二界面层204在同一工艺步骤中形成，其形成步骤包括：形成覆盖所述半导体衬底200的界面薄膜；刻蚀所述界面薄膜形成位于第一区域I的半导体衬底200表面的第一界面层203，和位于第二区域II的半导体衬底200表面的第二界面层204。
所述第一高K栅介质层205覆盖所述第一界面层203表面，用于后续隔离半导体衬底200和第一金属栅电极层(未图示)，所述第二高k介质层206覆盖所述第二界面层204表面，用于后续隔离半导体衬底200和第二金属栅电极层(未图示)。所述第一高K栅介质层205和第二高k介质层206的材料为HfO2、HfSiO、HfSiNO或ZrO2等。所述第一高K栅介质层205和第二高k介质层206的材料可以相同，也可以不同，在本发明的实施例中，为节省工艺步骤，所述第一高K栅介质层205和第二高k介质层206的材料相同，均由覆盖所述界面薄膜(或第一界面层203和第二界面层204)表面的高K栅介质薄膜刻蚀后得到。
所述第一功能层207覆盖所述第一高K栅介质层205表面，用于后续调整第一区域I形成的晶体管的功函数，所述第二功能层208覆盖所述第二高k介质层206表面，用于后续调整第二区域II形成的晶体管的功函数。所述第一功能层207由覆盖所述第一区域I的高K栅介质薄膜表面的第一功能薄膜刻蚀而成，所述第二功能层208由覆盖所述第二区域II的高K栅介质薄膜表面的第二功能薄膜刻蚀而成。在本发明的实施例中，所述第一功能层207和第二功能层208的材料为氮化钛、钽、氮化钽、铝化钛、钛、钴或镍中的一种或多种组合。由于第一区域I和第二区域II分别用于形成NMOS管和PMOS管，所述第一功能层207和第二功能层208的材料不同。
所述第一伪栅电极层209覆盖第一功能层207表面，定义出第一金属栅电极层的位置，所述第二伪栅电极层210覆盖第二功能层208表面，定义出第二金属栅电极层的位置。所述第一伪栅电极层209和第二伪栅电极层210在后续均会被去除，为节省工艺步骤，所述第一伪栅电极层209和第二伪栅电极层210的材料为多晶硅，均在同一工艺步骤中由覆盖在高K介质薄膜表面的多晶硅薄膜刻蚀而成。在本发明的实施例中，所述第一伪栅极结构即为第一伪栅电极层209，所述第二伪栅极结构极为第二伪栅电极层210。
所述第一硬掩膜层211覆盖所述第一伪栅电极层209，用于作为掩膜刻蚀前述提到的第一区域I的多晶硅薄膜、第一功能薄膜、高K介质薄膜、界面薄膜。所述第二硬掩膜层212覆盖所述第二伪栅电极层210，用于作为掩膜刻蚀前述提到的第二区域II的多晶硅薄膜、第二功能薄膜、高K介质薄膜、界面薄膜。所述第一硬掩膜层211和第二硬掩膜层212的材料可以相同，也可以不同，为氮氧化硅、氧化硅、碳氮化硅(SiCN)或氮化硅等。在本发明的实施例中，所述一硬掩膜层211和第二硬掩膜层212的材料相同，均为氮化硅。
需要说明的是，在本发明的其他实施例中，所述第一区域I的半导体衬底200表面还可以不形成第一界面层203和/或第一功能层207，相应的，所述第二区域II的半导体衬底200表面不形成第二界面层204和/或第二功能层208。
需要说明的是，在本发明的其他实施例中，所述第一伪栅极结构和第二伪栅极结构还可以分别包括伪栅介质层(未图示)和位于所述伪栅介质层表面的伪栅电极层。即所述第一区域I的半导体衬底200表面还可以具有第一伪栅介质层(未图示)，和覆盖所述第一伪栅介质层的第一伪栅电极层209。相应的，所述第二区域II的半导体衬底200表面具有第二伪栅介质层(未图示)，和覆盖所述第二伪栅介质层表面的第二伪栅电极层210。所述第一伪栅介质层和第二伪栅介质层的材料为氧化硅，在后续也会被去除，在此不再赘述。
请参考图3，形成覆盖第一区域I的半导体衬底200、所述第一伪栅电极层209的顶部和侧壁的第一刻蚀阻挡层213，形成覆盖第二区域II的半导体衬底200、所述第二伪栅电极层210的顶部和侧壁的第二刻蚀阻挡层214，形成所述第一刻蚀阻挡层213时的射频频率大于形成第二刻蚀阻挡层214时的射频频率。
发明人发现，多次沉积光刻胶，后续工艺中容易出现光刻胶残留，而且多次化学机械抛光或刻蚀时，容易对化学机械抛光或刻蚀的表面质量造成影响，以及影响化学机械抛光或刻蚀的结构实际尺寸，导致所述结构实际尺寸与原设计尺寸存在差别，最终影响形成的CMOS管的稳定性。
进一步的，发明人发现，采用沉积工艺形成氮化硅的过程中，当射频频率小于108赫兹时，随着射频频率的增大，后续采用干法刻蚀工艺去除所述氮化硅的刻蚀速率越大，若沉积不同区域的氮化硅时采用的射频频率不同，后续刻蚀所述氮化硅时的刻蚀速率也不同，所述刻蚀速率慢的氮化硅即可用于保护其底部的结构，而无需额外形成光刻胶层，节省了工艺步骤，后续形成的CMOS管的稳定性好。因此，在本发明的实施例中，在所述第一区域I的半导体衬底200、所述第一伪栅电极层209的顶部和侧壁形成第一刻蚀阻挡层213，在所述第二区域II的半导体衬底200、所述第二伪栅电极层210的顶部和侧壁形成第二刻蚀阻挡层214，且形成所述第一刻蚀阻挡层213时的射频频率大于形成第二刻蚀阻挡层214时的射频频率。
所述第一刻蚀阻挡层213用于后续在平坦化工艺中作为停止层，保护第一区域I的绝缘层不被破坏。所述第一刻蚀阻挡层213的材料为氮化硅、氮化钽或氮化钛。所述第一刻蚀阻挡层213的厚度为100埃-600埃。在本发明的实施例中，所述第一刻蚀阻挡层213的材料为氮化硅，所述第一刻蚀阻挡层213的厚度为400埃。
所述第一刻蚀阻挡层213的形成工艺为沉积工艺，例如等离子体沉积工艺，形成所述第一刻蚀阻挡层213时采用的反应气体为氨气、氮气和硅烷，且氨气占总的反应气体的体积百分比为10-15％，氮气占总的反应气体的体积百分比为2-6％，硅烷占总的反应气体的体积百分比为79-88％。且形成第一刻蚀阻挡层213的工艺参数范围为：反应压强为0.08帕-0.2帕，反应温度为300摄氏度-400摄氏度，射频功率为50瓦-100瓦，射频频率为10兆赫兹-20兆赫兹。上述工艺参数范围中形成的第一刻蚀阻挡层213，后续刻蚀时的速率大，并且，形成的第一刻蚀阻挡层213后续可以为第一区域I形成的NMOS管提供拉应力(tensile)，以提高NMOS管沟道区的载流子迁移率。
在本发明的实施例中，采用等离子体沉积工艺形成第一刻蚀阻挡层213时，氨气占总的反应气体的体积百分比为10％，氮气占总的反应气体的体积百分比为6％，硅烷占总的反应气体的体积百分比为84％，其工艺参数为反应压强为0.1帕，反应温度为350摄氏度，射频功率为80瓦，射频功率为20兆赫兹。形成的第一刻蚀阻挡层213后续刻蚀时的速率大，极易被刻蚀，且剩余的第一刻蚀阻挡层213能够为NMOS管沟道区提供拉应力，较大的提高了NMOS管沟道区的载流子迁移率。
本发明的实施例中，所述第一刻蚀阻挡层213的形成步骤包括：形成覆盖所述第一伪栅电极层209、第二伪栅电极层210和半导体衬底200的第一刻蚀阻挡薄膜(未图示)；形成覆盖所述第一区域I的第一刻蚀阻挡薄膜的第一光刻胶层(未图示)；以所述第一光刻胶层为掩膜刻蚀所述第一刻蚀阻挡薄膜，直至暴露出第二区域的半导体衬底200和第二伪栅电极层210，形成第一刻蚀阻挡层213；形成第一刻蚀阻挡层213后，去除所述第一光刻胶层。
所述第二刻蚀阻挡层214除了作为后续平坦化工艺的停止层，保护第二区域II的绝缘层不被破坏外，还用于后续作为掩膜，在去除第一伪栅极结构时，保护第二伪栅极结构不被破坏。为了更好的保护第二伪栅极结构，所述第二刻蚀阻挡层214的厚度为100埃-600埃。在本发明的实施例中，形成所述第二刻蚀阻挡层214时的射频频率小于形成第一刻蚀阻挡层213时的射频频率，后续刻蚀所述第二刻蚀阻挡层214时的速率小于刻蚀第一刻蚀阻挡层213时的速率，后续刻蚀所述第二刻蚀阻挡层214时的速率与刻蚀第一刻蚀阻挡层213时的速率之间的比值范围为1：2-1：20。所述第二刻蚀阻挡层214可以作为掩膜，用于在去除第一伪栅电极层209时，保护第二伪栅电极层210不被破坏。并且，本发明实施例的第二刻蚀阻挡层214的厚度与所述第一刻蚀阻挡层213的厚度相同，均为400埃。
所述第二刻蚀阻挡层214的材料为氮化硅、氮化钽或氮化钛。在本发明的实施例中，所述第二刻蚀阻挡层214的材料为氮化硅。
所述第二刻蚀阻挡层214的形成工艺为沉积工艺，例如等离子体沉积工艺。形成所述第二刻蚀阻挡层214时采用的反应气体为氮气和硅烷，且其工艺参数范围为：氮气和硅烷的体积比值为0.05-0.2，反应压强为0.08帕-0.2帕,反应温度为300摄氏度-400摄氏度，射频功率50瓦-100瓦，射频频率为40千赫兹-100千赫兹。
在本发明的实施例中，采用等离子体沉积工艺形成第二刻蚀阻挡层214时的工艺参数为：氮气和硅烷的体积比为0.1，反应压强为0.2帕,反应温度为400摄氏度，射频功率80瓦，射频频率为50千赫兹。形成的第二刻蚀阻挡层214后续被刻蚀时的速率小，不易被刻蚀，且剩余的第二刻蚀阻挡层214能够为PMOS管沟道区提供拉应力，较大的提高了PMOS管沟道区的载流子迁移率。
请参考图5，在所述第一刻蚀阻挡层213和第二刻蚀阻挡层214表面形成绝缘层215，所述绝缘层215暴露出第一硬掩膜层211顶部的第一刻蚀阻挡层213和第二硬掩膜层212顶部的第二刻蚀阻挡层214。
所述绝缘层215用于隔离相邻区域的晶体管的栅极。所述绝缘层215的材料为氧化硅、氮化硅或氮氧化硅。在本发明的实施例中，所述绝缘层215的材料为氮氧化硅。
所述绝缘层215的形成工艺为沉积工艺，例如物理或化学气相沉积工艺，其形成步骤包括：形成覆盖所述第一区域I的半导体衬底200、第一刻蚀阻挡层211、第二区域II的半导体衬底200、第二刻蚀阻挡层214的层间介质薄膜(未图示)；化学机械抛光所述层间介质薄膜，直至暴露出第一硬掩膜层211顶部的第一刻蚀阻挡层213和第二硬掩膜层212顶部的第二刻蚀阻挡层214。
请参考图6，去除所述第一硬掩膜层211(如图5所示)、第一伪栅电极层209(如图5所示)和部分第一刻蚀阻挡层213(如图5所示)，形成暴露出第一功能层207的第一开口217。
所述第一开口217用于后续形成第一栅极结构。在本发明的实施例中，所述第一开口217用于后续形成第一金属栅电极层。
所述第一开口217的形成步骤包括：依次去除所述第一硬掩膜层211顶部的第一刻蚀阻挡层213、第一硬掩膜层211和第一伪栅电极层209。形成第一开口217的工艺为刻蚀工艺，例如各向异性的干法刻蚀工艺。
在本发明的实施例中，采用干法刻蚀工艺形成第一开口217，其形成步骤包括：采用含氟的气体(例如CH3F、CH2F2或CHF3)、氩气和氧气，在刻蚀功率为200瓦-400瓦，刻蚀腔室的压强为30毫托-200毫托，刻蚀温度为40摄氏度-60摄氏度的工艺参数下，去除所述第一硬掩膜层211和其顶部的第一刻蚀阻挡层213；然后采用含氟的气体(例如CH3F、CH2F2或CHF3)，在功率小于200瓦的等离子体刻蚀工艺(plasmaetch)下，去除所述第一伪栅电极层209。
需要说明的是，在本发明的其他实施例中，还可以以四甲基氢氧化铵(TMAH)为试剂，采用湿法刻蚀工艺去除所述第一伪栅电极层209。由于采用四甲基氢氧化铵去除所述第一伪栅电极层209的工艺已为本领域技术人员所熟知，在此不再赘述。
由于形成第一刻蚀阻挡层213和第二刻蚀阻挡层214时的射频频率不同，在功率小于100瓦的干法刻蚀工艺下，刻蚀第一刻蚀阻挡层213的速率远大于刻蚀第二刻蚀阻挡层214(如图5所示)的速率，且刻蚀第一硬掩膜层211、第一伪栅电极层209的速率也远大于刻蚀第二刻蚀阻挡层214的速率。在本发明的实施例中，刻蚀第一刻蚀阻挡层213的速率与刻蚀第二刻蚀阻挡层214的速率之间的比值为20。因此，当采用上述工艺参数去除完第一硬掩膜层211、第一伪栅电极层209和部分第一刻蚀阻挡层213，暴露出第一功能层207表面时，所述第二硬掩膜层212顶部仍然残留部分厚度的第二刻蚀阻挡层214a，所述残留部分厚度的第二刻蚀阻挡层214a可以起到保护第二硬掩膜层212、第二伪栅电极层210的作用。
本发明实施例中，由于第二刻蚀阻挡层214的刻蚀速率远小于第一刻蚀阻挡层213的刻蚀速率，在去除第一硬掩膜层211、第一伪栅电极层209的过程中，所述第二刻蚀阻挡层214a充当掩膜，保护了该工艺步骤中第二硬掩膜层212、第二伪栅电极层210不被破坏。因此，在进行此工艺步骤之前，无需额外的采用光刻胶或其他材料作为掩膜，保护第二硬掩膜层212、第二伪栅电极层210不被破坏，节省了工艺步骤，避免了后续工艺中光刻胶的残留，也避免了第一栅极结构和第二栅极结构的尺寸出现偏差，后续形成的CMOS管的性能稳定。
需要说明的是，在去除第一硬掩膜层211和第一伪栅电极层209时，部分位于所述第一硬掩膜层211侧壁的第一刻蚀阻挡层213也会被刻蚀，甚至部分位于所述第一伪栅电极层209侧壁的第一刻蚀阻挡层213也会被刻蚀，所述第一刻蚀阻挡层213的刻蚀量根据实际工艺而定，但不会刻蚀到半导体衬底200表面的第一刻蚀阻挡层213a，所述位于半导体衬底200表面的第一刻蚀阻挡层213a仍然可以为第一区域I的NMOS管提供拉应力，形成的NMOS管沟道区的载流子迁移率仍然较高，NMOS管的性能好。
请参考图7，在所述第一开口217(如图6所示)内形成第一金属栅电极层219，所述第一金属栅电极层219与剩余的第一刻蚀阻挡层213a表面齐平。
所述第一金属栅电极219用于后续形成NMOS管的栅极。所述第二金属栅电极层223的形成工艺为沉积工艺，例如物理或化学气相沉积工艺。在本发明的实施例中，所述第二金属栅电极层223的形成工艺为化学气相沉积工艺，其形成步骤包括：形成覆盖所述第一功能层207、第一刻蚀阻挡层213a、绝缘层215(如图6所示)和第二刻蚀阻挡层214a(如图6所示)的第一金属栅电极薄膜(未图示)；化学机械抛光所述第一金属栅电极薄膜，直至暴露出所述第一刻蚀阻挡层213a。
所述第一金属栅电极层219为单层或多层堆叠的结构，其材料为铝(Al)、铜(Cu)、银(Ag)或钨(W)中的一种或多种。在本发明的实施例中，所述第一金属栅电极层219为单层结构，其材料为铝。
在本发明的实施例中，所述第一栅极结构即为第一金属栅电极层219。
需要说明的是，在本发明的其他实施例中，当所述第一高K金属栅介质层在形成第一开口217后形成，则所述第一栅极结构包括第一高K金属栅介质层205和位于所述第一高K金属栅介质层205表面的第一金属栅电极层219。
本发明实施例中，平坦化绝缘层215、第二刻蚀阻挡层214a和第二伪栅电极层210，直至与第一刻蚀阻挡层213a表面齐平的工艺与形成第一金属栅电极层219的工艺在同一步骤中进行。即化学机械抛光所述第一金属栅电极薄膜的过程中，还去除了第二硬掩膜层212(如图6所示)顶部的第二刻蚀阻挡层214a和第二硬掩膜层212，甚至还去除了部分厚度的第二伪栅电极层210，形成第一金属栅电极层219后，所述第二区域II暴露出第二伪栅电极层210和位于所述第二伪栅电极层210侧壁的第二刻蚀阻挡层214b。
需要说明的是，在本发明的其他实施例中，形成第一金属栅电极层219后，所述第二区域II也可以暴露出第二硬掩膜层212和第二刻蚀阻挡层214b，后续去除第二硬掩膜层212后再去除第二伪栅电极层210。
请参考图8，形成第一金属栅电极层219后，去除第二伪栅电极层210(如图7所示)，形成暴露出第二区域II的第二功能层208的第二开口221。
所述第二开口221用于后续形成第二金属栅电极层。所述第二开口221的形成工艺为刻蚀工艺，例如干法刻蚀或湿法刻蚀工艺。在本发明的实施例中，采用湿法刻蚀工艺去除第二伪栅电极层210，形成第二开口221。所述湿法刻蚀工艺采用的化学试剂为四甲基氢氧化氨(TMAH)或氨水(NH3.H2O)。在本发明的实施例中，采用四甲基氢氧化氨作为化学试剂，湿法刻蚀所述第二伪栅电极层210，其工艺参数范围为：温度为15～70摄氏度，时间为20～500秒，在此工艺参数范围内，去除第二伪栅电极层210的效果更好，形成的第二开口221的底部和侧壁表面平整。
请参考图9，在所述第二开口221(如图8所示)内形成第二金属栅电极层223。
所述第二金属栅电极层223用于后续形成第二区域II的PMOS管的栅极。所述第二金属栅电极层223的形成工艺为沉积工艺，例如物理或化学气相沉积工艺。在本发明的实施例中，所述第二金属栅电极层223的形成工艺为化学气相沉积工艺，其形成步骤包括：形成覆盖所述第二开口221的底部和侧壁、第二刻蚀阻挡层214b、绝缘层215a和第一金属栅电极层219的第二金属栅电极薄膜(未图示)；化学机械抛光所述第二金属栅电极薄膜，直至暴露出第一金属栅电极层219、绝缘层215a和第二刻蚀阻挡层214b。
所述第二金属栅电极层223为单层或多层堆叠的结构，其材料为铝(Al)、铜(Cu)、银(Ag)或钨(W)中的一种或多种。在本发明的实施例中，所述第二金属栅电极层223为单层结构，其材料为铝。
在本发明的实施例中，所述第二栅极结构即为第二金属栅电极层223。
需要说明的是，在本发明的其他实施例中，当去除第二伪栅电极层210(如图7所示)，形成第二开口221(如图8所示)后再形成第二高K栅介质层206时，所述第二栅极结构包括：第二高K栅介质层206和位于所述第二高K栅介质层206表面的第二金属栅电极层223。
需要说明的是，本发明的实施例中，还包括：在形成第一伪栅极结构后，形成第一栅极结构前，形成位于所述第一伪栅极结构两侧的半导体衬底200内的第一源/漏区(未图示)；在形成第二伪栅极结构后，形成第二栅极结构前，形成位于所述第二伪栅极结构两侧的半导体衬底200内的第二源/漏区(未图示)。其中，所述第一源/漏区掺杂n型离子，所述第二源/漏区掺杂p型离子。
上述步骤完成后，本发明实施例的CMOS管的制作完成。由于形成第二刻蚀阻挡层时的射频频率小于形成第一刻蚀阻挡层时的射频频率，后续去除第一伪栅极结构时，所述第二刻蚀阻挡层可以作为掩膜保护第二伪栅极结构不受损坏，无需在去除第一伪栅极结构前，在第二区域的绝缘层和第二刻蚀阻挡层表面形成光刻胶或其他材料的掩膜，节省了工艺步骤，形成的CMOS管的性能稳定，并且半导体衬底表面的第一刻蚀阻挡层和第二刻蚀阻挡层分别为对应区域的MOS管提供了拉应力或压应力，提高了各区域MOS管沟道区的载流子迁移率，进一步提高了CMOS管的性能。
第二实施例
与本发明的第一实施例不同，本发明第二实施例的CMOS管的形成方法，当所述第一区域用于形成NMOS管，所述第二区域用于形成PMOS管时，还包括：在所述第一伪栅极结构两侧的半导体衬底内形成无定型硅层；对所述无定型硅层进行退火，形成具有位错的单晶硅层。
具体的，请参考图10-图11，图10-图11示出了本发明第二实施例的CMOS管的形成过程的剖面结构示意图。
请参考图10，提供半导体衬底300，所述半导体衬底300包括第一区域I’和与之相邻的第二区域II’，且两者通过浅沟槽301隔离，所述第一区域I’的半导体衬底300表面具有第一界面层303、覆盖所述第一界面层303表面的第一高k介质层305、覆盖所述第一高k介质层305表面的第一功能层307、覆盖所述第一功能层307表面的第一伪栅电极层309、覆盖所述第一伪栅电极层309表面的第一硬掩膜层311，所述第二区域II’的半导体衬底300表面具有第二界面层304、覆盖所述第二界面层304表面的第二高k介质层306、覆盖所述第二高k介质层306表面的第二功能层308、覆盖所述第二功能层308表面的第二伪栅电极层310、覆盖所述第二伪栅电极层310表面的第二硬掩膜层312，具体请参考第一实施例中的相关描述。
请继续参考图10，在所述第一伪栅电极层309两侧的半导体衬底300内形成无定型硅层350。
所述无定型硅层350用于后续退火时第一栅极结构两侧的半导体衬底300内形成具有位错的单晶硅层，以提高NMOS管沟道区的应力，提高其沟道区载流子的迁移率。
所述无定型硅层350的形成工艺为掺杂工艺。在本发明的实施例中，所述无定型硅层350为向所述第一伪栅电极层309两侧的半导体衬底300内掺杂硅原子后形成。所述掺杂工艺中掺杂硅原子的工艺参数范围为：能量为10千电子伏-100千电子伏，离子剂量为3E14原子数/平方厘米-2E15原子数/平方厘米。
请参考图11，形成覆盖第一区域I’的半导体衬底300、所述第一硬掩膜层311(如图10所示)的顶部和侧壁的第一刻蚀阻挡层313a，形成覆盖第二区域II’的半导体衬底300、所述第二硬掩膜层312(如图10所示)的顶部和侧壁的第二刻蚀阻挡层314b，形成所述第一刻蚀阻挡层313a时的射频频率大于形成第二刻蚀阻挡层314b时的射频频率；形成绝缘层315a，所述绝缘层315a暴露出第一硬掩膜层311顶部的第一刻蚀阻挡层313a和第二硬掩膜层312顶部的第二刻蚀阻挡层314b；去除所述第一硬掩膜层311、第一伪栅电极层309(如图10所示)和部分第一刻蚀阻挡层313a，形成暴露出第一功能层307的第一开口(未图示)；在所述第一开口内形成第一金属栅电极层319，所述第一金属栅电极层319与剩余的第一刻蚀阻挡层313a表面齐平，并平坦化绝缘层315a、第二刻蚀阻挡层314b和第二伪栅电极层310(如图10所示)，直至与第一刻蚀阻挡层313a表面齐平；形成第一金属栅电极层319后，去除第二伪栅电极层310，形成暴露出第二区域II’的半导体衬底300的第二开口(未图示)；在所述第二开口内形成第二金属栅电极层323。
上述各层的材料、形成工艺和步骤请参考本发明第一实施例中的描述，在此不再赘述。
与本发明的第一实施例不同，在本发明的第二实施例中，还包括：对所述无定型硅层350(如图10所示)进行退火，形成具有位错的单晶硅层353。
发明人发现，当第一区域I’用于形成NMOS管，第二区域II’用于形成PMOS管时，在一定条件下对无定型硅层313a进行退火处理，可使所述无定型硅层350内的硅再生长(Re-grown)，并在第一刻蚀阻挡层313a拉应力的作用下，所述无定型硅层350内的硅原子产生位错，例如图11中虚线所示，沿所述虚线所示的面产生位错(edgedislocation)，所述具有位错的单晶硅层353能够进一步提高NMOS管沟道区的应力，使NMOS管沟道区的载流子迁移率增大，提高NMOS的性能。
为避免高温对第一金属栅电极层319和第二金属栅电极层323的性能造成影响，对所述无定型硅层350进行退火的工艺步骤在形成第一金属栅电极层319和第二金属栅电极层323之前进行。在本发明的实施例中，所述退火处理采用的退火气体为氦气、氮气、氨气、氢气或氘气。在本发明的实施例中，采用的退火气体为氢气。
经过研究发现，当所述退火温度为500摄氏度-700摄氏度，退火时间为10分钟-60分钟时，所述发生位错的界面(图11中虚线所示)与半导体衬底300表面之间的夹角为30度-60度，形成的NMOS管沟道区的载流子迁移率最高，NMOS管的性能更好。
上述步骤完成之后，本发明第二实施例的CMOS管的制作完成。与本发明的第一实施例相比，第二实施例中不仅节省了工艺步骤，而且NMOS区域的半导体衬底内形成了具有位错的单晶硅层，提高了NMOS管沟道区的应力，形成的NMOS管沟道区的载流子迁移率最高，NMOS管的性能更好。
综上，由于形成第二刻蚀阻挡层时的射频频率小于形成第一刻蚀阻挡层时的射频频率，后续去除第一伪栅极结构时，所述第二刻蚀阻挡层可以作为掩膜保护第二伪栅极结构不受损坏，无需在去除第一伪栅极结构前，在第二区域的绝缘层和第二刻蚀阻挡层表面形成光刻胶或其他材料的掩膜，节省了工艺步骤，形成的CMOS管的性能稳定，并且半导体衬底表面的第一刻蚀阻挡层和第二刻蚀阻挡层分别为对应区域的MOS管提供了拉应力或压应力，提高了各区域MOS管沟道区的载流子迁移率，进一步提高了CMOS管的性能。
进一步的，当第一区域用于形成NMOS管，所述第二区域用于形成PMOS管时，还包括：在所述第一伪栅极结构两侧的半导体衬底内形成无定型硅层；对所述无定型硅层进行退火，在第一刻蚀阻挡层拉应力的作用下，形成具有位错的单晶硅层。所述具有位错的单晶硅层，提高了NMOS管沟道区的应力，形成的NMOS管沟道区的载流子迁移率最高，NMOS管的性能更好。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (19)

1.一种CMOS管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和与之相隔的第二区域，所述第一区域的半导体衬底表面具有第一伪栅极结构，所述第二区域的半导体衬底表面具有第二伪栅极结构；
形成覆盖第一区域的半导体衬底、所述第一伪栅极结构的顶部和侧壁的第一刻蚀阻挡层，形成覆盖第二区域的半导体衬底、所述第二伪栅极结构的顶部和侧壁的第二刻蚀阻挡层，形成所述第一刻蚀阻挡层时的射频频率大于形成第二刻蚀阻挡层时的射频频率，且形成所述第一刻蚀阻挡层时的射频频率和形成第二刻蚀阻挡层时的射频频率均小于108赫兹；
形成绝缘层，所述绝缘层暴露出第一伪栅极结构顶部的第一刻蚀阻挡层和第二伪栅极结构顶部的第二刻蚀阻挡层；
去除第一伪栅极结构和部分第一刻蚀阻挡层，形成暴露出半导体衬底的第一开口，此时第二伪栅极结构顶部仍残留部分厚度的第二刻蚀阻挡层；
在所述第一开口内形成第一栅极结构，所述第一栅极结构与剩余的第一刻蚀阻挡层表面齐平；
平坦化绝缘层、第二刻蚀阻挡层和第二伪栅极结构，直至与剩余的第一刻蚀阻挡层表面齐平；
在形成第一栅极结构后，去除第二伪栅极结构，形成暴露出半导体衬底的第二开口，并在所述第二开口内形成第二栅极结构。
2.如权利要求1所述的CMOS管的形成方法，其特征在于，所述第一刻蚀阻挡层的材料为氮化硅、氮化钽或氮化钛。
3.如权利要求1所述的CMOS管的形成方法，其特征在于，所述第二刻蚀阻挡层的材料为氮化硅、氮化钽或氮化钛。
4.如权利要求1所述的CMOS管的形成方法，其特征在于，所述第一刻蚀阻挡层的形成工艺为等离子体沉积工艺，所述等离子体沉积工艺采用的反应气体为氨气、氮气和硅烷。
5.如权利要求4所述的CMOS管的形成方法，其特征在于，所述氨气占总的反应气体的体积百分比为10-15％，氮气占总的反应气体的体积百分比为2-6％，硅烷占总的反应气体的体积百分比为79-88％。
6.如权利要求4所述的CMOS管的形成方法，其特征在于，所述等离子体沉积工艺的工艺参数范围为：反应压强为0.08帕-0.2帕，反应温度为300摄氏度-400摄氏度，射频频率为50瓦-100瓦，射频功率为10兆赫兹～20兆赫兹。
7.如权利要求1所述的CMOS管的形成方法，其特征在于，所述第二刻蚀阻挡层的形成工艺为等离子体沉积工艺，所述等离子体沉积工艺采用的反应气体为氮气和硅烷。
8.如权利要求7所述的CMOS管的形成方法，其特征在于，所述等离子体沉积工艺的工艺参数范围为：氮气和硅烷的体积比值为0.05-0.2，反应压强为0.08帕-0.2帕,反应温度为300摄氏度-400摄氏度，射频功率50瓦-100瓦，射频频率为40千赫兹-100千赫兹。
9.如权利要求1所述的CMOS管的形成方法，其特征在于，去除第一伪栅极结构和部分第一刻蚀阻挡层时的工艺为干法刻蚀工艺，所述干法刻蚀工艺采用气体为含氟的气体、氩气和氧气。
10.如权利要求9所述的CMOS管的形成方法，其特征在于，所述含氟的气体为CH3F、CH2F2或CHF3。
11.如权利要求9所述的CMOS管的形成方法，其特征在于，所述干法刻蚀工艺时的功率小于400瓦。
12.如权利要求1所述的CMOS管的形成方法，其特征在于，当所述第一区域用于形成NMOS管，所述第二区域用于形成PMOS管时，还包括：在所述第一伪栅极结构两侧的半导体衬底内形成无定型硅层；在形成第一栅极结构和第二栅极结构之前，对所述无定型硅层进行退火，形成具有位错的单晶硅层。
13.如权利要求12所述的CMOS管的形成方法，其特征在于，所述退火温度为500摄氏度-700摄氏度，退火时间为10分钟-60分钟。
14.如权利要求12所述的CMOS管的形成方法，其特征在于，所述具有位错的单晶硅层中发生位错的界面与半导体衬底表面之间的夹角为30度-60度。
15.如权利要求1所述的CMOS管的形成方法，其特征在于，还包括：形成位于所述第一区域的半导体衬底表面的第一高K栅介质层，形成位于所述第二区域的半导体衬底表面的第二高K栅介质层。
16.如权利要求15所述的CMOS管的形成方法，其特征在于，还包括：形成位于所述半导体衬底和第一高K栅介质层之间的第一界面层；形成位于所述半导体衬底和第二高K栅介质层之间的第二界面层。
17.如权利要求15所述的CMOS管的形成方法，其特征在于，当所述第一高K栅介质层在去除第一伪栅极结构后形成，所述第二高K栅介质层在去除第二伪栅极结构后形成时，所述第一栅极结构包括第一高K栅介质层和覆盖所述第一高K栅介质层的第一金属电极层，所述第二栅极结构包括第二高K栅介质层和覆盖所述第二高K栅介质层的第二金属电极层。
18.如权利要求15所述的CMOS管的形成方法，其特征在于，所述第一栅极结构包括第一金属电极层，所述第二栅极结构包括第二金属电极层。
19.如权利要求18所述的CMOS管的形成方法，其特征在于，还包括：形成位于所述第一高K栅介质层和第一金属电极层之间的第一功能层，形成位于所述第二高K栅介质层和第二金属电极层之间的第二功能层。
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