CN104810262B - 一种半导体器件的制造方法 - Google Patents
一种半导体器件的制造方法 Download PDFInfo
- Publication number
- CN104810262B CN104810262B CN201410035087.6A CN201410035087A CN104810262B CN 104810262 B CN104810262 B CN 104810262B CN 201410035087 A CN201410035087 A CN 201410035087A CN 104810262 B CN104810262 B CN 104810262B
- Authority
- CN
- China
- Prior art keywords
- grid
- nmos
- pmos
- big
- hard mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000000034 method Methods 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 59
- 229910052751 metal Inorganic materials 0.000 claims abstract description 59
- 238000005530 etching Methods 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims description 44
- 239000011229 interlayer Substances 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 23
- 238000005498 polishing Methods 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910005883 NiSi Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
Abstract
本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该半导体器件的制造方法，在形成NMOS的金属栅极的步骤之前，包括通过刻蚀去除在大NMOS上方的残留的栅极硬掩膜的步骤。该方法通过增加刻蚀去除大NMOS上方的残留的栅极硬掩膜的步骤，可以提高金属栅极的高度和均一度，最终提高半导体器件的性能和良率。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
在半导体技术领域中，对于高k金属栅极技术而言，金属栅极是性能和良率提升的最重要的因素之一。与多晶硅栅极相比，金属栅极具有很多优点，其中最重要的优点是金属栅极不存在多晶硅消耗问题。
金属栅极的高度和均一度对于器件的性能和良率至关重要。高度太低或均一度太差的金属栅极，将导致不稳定的功函数并影响器件性能。栅极高度的不一致对局部失配有不利影响。初始的伪栅极高度受版图间距和离子注入倾角的限制。因此，为了增加金属栅极的高度，需要减小金属栅极在对层间介电层（ILD）和金属栅极（MG）进行CMP的过程中的损失。在后金属栅极技术中，栅极硬掩膜中的氮化硅需要被保留到应力临近技术（SPT）的步骤以保护伪栅极的侧翼使其免于生长锗硅（SiGe）或硅化镍（NiSi）。考虑锗硅（SiGe）或硅化镍（NiSi）的破坏，在应力临近技术的工艺步骤中去除大的栅极区域的所有栅极硬掩膜（主要指SiN）是困难的。尤其对于大NMOS而言，其栅极硬掩膜中的氮化硅由于在锗硅湿法工艺中锗硅遮蔽层中氮化硅的保护作用而变得更厚。由于化学机械抛光（CMP）的选择比的限制，这些在应力临近技术工艺步骤后保留在大NMOS的伪栅极上的栅极硬掩膜，需要在对层间介电层进行CMP的过程中进行大量的过抛光以去除，此时会导致最终的栅极高度的严重降低。否则，在大NMOS的栅极区域会残留有栅极硬掩膜，这些残留的栅极硬掩膜将阻碍大NMOS的伪栅极（一般为多晶硅）的去除，进而导致整个半导体器件（例如SRAM）的良率的下降。因此，金属栅极的最终高度与大NMOS的栅极硬掩膜的去除之间的窗口往往非常小。
下面，结合图1A至图1D简要介绍一下现有技术中存在的上述问题。图1A至1D示出了现有技术中的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖面图。其中，在图1D中，图1D-1为采用过抛光对层间介电层进行CMP后形成的图形的示意图，图1D-2为对层间介电层进行CMP后因抛光不足导致大NMOS上方存在栅极硬掩膜残留的图形的示意图。
该半导体器件的制造方法，包括如下步骤：
步骤E1：提供半导体衬底100，在所述半导体衬底100上形成NMOS和PMOS的伪栅极101、栅极硬掩膜102、间隙壁103以及位于所述间隙壁103两侧的主侧壁104，如图1A所示。其中，NMOS包括大NMOS，如图1A所示。
其中，大NMOS是指在半导体器件中比其他NMOS尺寸大的NMOS；与此类似，大PMOS是指在半导体器件中比其他PMOS尺寸大的PMOS。在本步骤中，还可以包括在半导体衬底100上进行LDD、形成NMOS和PMOS的源极和漏极、以及形成金属硅化物的步骤，在此并不进行限定。
其中，栅极硬掩膜102的材料一般为氮化硅（SiN）。主侧壁104可以包括第一主侧壁和位于其外侧的第二主侧壁，其中，第一主侧壁的材料为氧化硅，第二主侧壁的材料为氮化硅。
示例性地，半导体衬底100选用单晶硅衬底。该半导体衬底100上还可以包括浅沟槽隔离、阱区等结构，此处并不对此进行限定。
步骤E2：进行应力临近技术（SPT）。经过SPT，形成的图形一般如图1B所示，在大NMOS上存在残留的栅极硬掩膜102’。
步骤E3：在半导体衬底100上形成层间介电层105，如图1C所示。
由于残留的栅极硬掩膜102’的存在，层间介电层105位于大NMOS上方的部分一般高于其他区域，如图1C所示。
步骤E4：对层间介电层105进行CMP（化学机械抛光），如图1D所示。
如果对层间介电层105进行过抛光，则如图1D-1所示，伪栅极会被去除很大的高度，这将导致最终形成的金属栅极的高度被严重降低。此时因最终的栅极高度的严重降低，会导致最终制得的半导体器件的性能严重下降甚至无法满足要求。
如果对层间介电层105进行CMP的过程中抛光不足，则会导致大NMOS上方仍存在残留的栅极硬掩膜102’，如图1D-2所示。此时，残留的栅极硬掩膜102’将在后续步骤中阻碍大NMOS的伪栅极的去除，导致整个半导体器件的良率的下降。
由此可见，在现有的半导体器件的制造方法中，栅极高度与大NMOS上方的残留的栅极硬掩膜的去除之间存在矛盾，往往导致栅极高度过低，或难以保证栅极高度的均一性和功函数的稳定，严重影响了半导体器件的性能和良率。因此，为解决以上问题，有必要提出一种新的半导体器件的制造方法。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
步骤S101：提供半导体衬底，在所述半导体衬底上形成NMOS和PMOS的伪栅极以及栅极硬掩膜，其中所述NMOS包括大NMOS；
步骤S102：进行应力临近技术处理，其中在所述应力临近技术处理之后所述大NMOS的上方存在残留的栅极硬掩膜；
步骤S103：在所述半导体衬底上形成层间介电层，对所述层间介电层进行化学机械抛光，其中在所述化学机械抛光之后所述大NMOS的上方的所述残留的栅极硬掩膜未被完全去除；
步骤S104：刻蚀去除所述大NMOS上方的所述残留的栅极硬掩膜；
步骤S105：形成所述NMOS的金属栅极；
步骤S106：在所述层间介电层内形成接触孔。
可选地，在所述步骤S103与步骤S104之间还包括步骤S1034：形成所述PMOS的金属栅极；
或者，在所述步骤S105与步骤S106之间还包括步骤S1056：形成所述PMOS的金属栅极。
可选地，所述步骤S104包括：
步骤S1041：在所述层间介电层上形成掩膜，其中所述掩膜在所述大NMOS上方的所述残留的栅极硬掩膜之上具有开口；
步骤S1042：利用所述掩膜进行刻蚀，以去除所述大NMOS上方的所述残留的栅极硬掩膜；
步骤S1043：去除所述掩膜。
其中，在所述步骤S1042中，所述刻蚀为过刻蚀。
可选地，所述步骤S105包括：
步骤S1051：去除所述NMOS的伪栅极；
步骤S1052：在所述NMOS的伪栅极原来的位置填充栅极金属；
步骤S1053：通过化学机械抛光去除过量的所述栅极金属以形成所述NMOS的金属栅极。
可选地，所述形成所述PMOS的金属栅极包括：
去除所述PMOS的伪栅极；
在所述PMOS的伪栅极原来的位置填充栅极金属；
通过化学机械抛光去除过量的所述栅极金属以形成所述PMOS的金属栅极。
可选地，在所述步骤S101中，所述PMOS包括大PMOS；在所述步骤S102中，所述大PMOS的上方存在残留的栅极硬掩膜；并且，在所述步骤S103与步骤S1034之间还包括刻蚀去除所述大PMOS上方的所述残留的栅极硬掩膜的步骤，或者，在所述步骤S105与步骤S1056之间还包括刻蚀去除所述大PMOS上方的所述残留的栅极硬掩膜的步骤。
可选地，在所述步骤S105中，所述NMOS的金属栅极的高度为
可选地，在所述步骤S103中，所述大NMOS上方的所述残留的栅极硬掩膜的厚度为
可选地，所述NMOS的金属栅极与所述PMOS的金属栅极的高度相同。
本发明的半导体器件的制造方法，通过在去除NMOS的伪栅极的步骤之前增加去除大NMOS上方的残留的栅极硬掩膜的步骤，可以提高金属栅极的高度和均一度，最终提高了半导体器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1D为现有技术中的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖面图；
图2A-图2J为本发明提出的半导体器件的制造方法的相关步骤形成的图形的示意性剖面图；
图3为本发明提出的一种半导体器件的制造方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面，参照图2A-图2J和图3来描述本发明提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图2A-图2J示出了本发明提出的半导体器件的制造方法的相关步骤形成的图形的示意性剖面图。
步骤A1：提供半导体衬底200，在所述半导体衬底200上形成NMOS和PMOS的伪栅极201、栅极硬掩膜202、间隙壁203以及位于所述间隙壁203两侧的主侧壁204，如图2A所示。其中，NMOS包括大NMOS，如图2A所示。
其中，大NMOS是指在半导体器件中比其他NMOS尺寸大的NMOS；与此类似，大PMOS是指在半导体器件中比其他PMOS尺寸大的PMOS。大NMOS可以基于栅极的关键尺寸（CD）和栅极的密度环境被定义。示例性地，大NMOS的栅极的关键尺寸的设定范围大于0.25um2；大NMOS的密度设定范围大于50%。
在本步骤中，还可以包括在半导体衬底200上进行LDD、形成NMOS和PMOS的源极和漏极、以及形成金属硅化物的步骤，在此并不进行限定。
其中，伪栅极201的材料一般为多晶硅。栅极硬掩膜202的材料一般为氮化硅（SiN）。主侧壁204可以包括第一主侧壁和位于其外侧的第二主侧壁，其中，第一主侧壁的材料为氧化硅，第二主侧壁的材料为氮化硅。当然，主侧壁204也可以为单层结构。
示例性地，半导体衬底200选用单晶硅衬底。该半导体衬底200上还可以包括浅沟槽隔离、阱区等结构，此处并不对此进行限定。
步骤A2：进行应力临近技术（SPT）处理，其中，大NMOS上方存在残留的栅极硬掩膜202’，如图2B所示。
经过SPT处理，主侧壁204和普通PMOS以及普通NMOS（即、图2B中的NMOS和PMOS）上方的栅极硬掩膜202被去除，如图2B所示。但是，大NMOS上方的栅极硬掩膜通常会存在一定的残留，形成残留的栅极硬掩膜202’。如果拟制造的半导体器件中包括大PMOS，大PMOS上方的栅极硬掩膜通常也可能会存在一定的残留。
步骤A3：在半导体衬底200上形成层间介电层205，如图2C所示。
由于残留的栅极硬掩膜202’的存在，层间介电层205位于大NMOS上方的部分一般高于其他区域，如图2C所示。
在本步骤中，还可以在形成层间介电层205之前，形成接触孔刻蚀阻挡层（CESL）。
步骤A4：进行CMP（化学机械抛光）以去除层间介电层205位于PMOS的伪栅极上方的部分，如图2D所示。其中，经过CMP后，大NMOS上方残留的栅极硬掩膜202’未被完全去除，如图2D所示。
在进行CMP以去除层间介电层205位于PMOS的伪栅极上方的部分的过程中，PMOS的伪栅极也可能被去除一部分。在步骤A4中的CMP与现有技术中对层间介电层进行的CMP相比，过抛光的程度相对比较小，以保证PMOS的伪栅极被保留足够的高度。
步骤A5：形成PMOS的金属栅极206，如图2F所示。
示例性地，步骤A5包括如下步骤：
步骤A51：去除PMOS的伪栅极201，在PMOS的伪栅极原来的位置填充栅极金属2060，如图2E所示。
步骤A52：通过CMP去除过量的金属2060以形成PMOS的金属栅极206，如图2F所示。
其中，去除PMOS的伪栅极201的方法，可以为刻蚀或其他合适的方法。在通过CMP去除过量的金属2060的工艺步骤之后，位于大NMOS上方的残留的栅极硬掩膜202’仍未被完全去除。
通常而言，在去除PMOS的伪栅极201的之前，大NMOS上方的残留的栅极硬掩膜202’的厚度一般为在经过CMP以形成PMOS的金属栅极206的步骤之后，大NMOS上方的残留的栅极硬掩膜202’的厚度一般为
步骤A6：刻蚀去除大NMOS上方的残留的栅极硬掩膜202’。
示例性地，步骤A6包括如下步骤：
步骤A61：在层间介电层205上形成掩膜300，该掩膜300在大NMOS上方的残留的栅极硬掩膜202’之上具有开口，如图2G所示。
步骤A62：利用掩膜300刻蚀去除大NMOS上方的残留的栅极硬掩膜202’，如图2H所示。
由于大NMOS上方的残留的栅极硬掩膜202’必须被完全去除，因此步骤A62可以采取过刻蚀处理。在过刻蚀过程中，可能会造成大NMOS的伪栅极附近的层间介电层205的轻微损失。由于层间介电层205位于大NMOS的伪栅极附近的部分高于其他部分，因此层间介电层205在该处的轻微损失不会对NMOS造成不良影响。
步骤A63：去除掩膜300。
其中，掩膜300可以为图形化的光刻胶或其他材料。
在现有技术中，并不存在本发明实施例的步骤A6。通过增加步骤A6，可以保证大NMOS上方残留的栅极硬掩膜202’被彻底去除而不需要进行如现有技术中图1D-1所示的过抛光，并且避免了残留的栅极硬掩膜对刻蚀去除伪栅极的工艺步骤所带来的不良影响，因此，可以在最终保证半导体器件的良率的同时，保证金属栅极（包括NMOS和PMOS的金属栅极）具有较高的高度（可以实现目标栅极高度）以及栅极的均一度，保证了功函数的稳定和均一，因而提高了半导体器件的性能。
步骤A7：去除NMOS（包括普通NMOS和大NMOS）的伪栅极201，在NMOS的伪栅极原来的位置填充栅极金属2070，如图2I所示。通过CMP去除过量的金属2070以形成与所述PMOS的金属栅极206高度一致的NMOS的金属栅极207，如图2J所示。
其中，在CMP过程中，层间介电层205的高出其他区域的部分被去除。本领域的技术人员可以理解，经过CMP处理，PMOS的金属栅极206也可能被去除一部分。
通过本发明实施例的半导体器件的制造方法制得的半导体器件，最终的金属栅极的高度可以比现有技术提高50%-250%。例如：在现有技术中，在保证良率的基础上形成的金属栅极的高度一般为而在本实施例中，形成的金属栅极的高度可以达到
步骤A8：在层间介电层205内形成接触孔（CT）。
其中，接触孔用于导通层间介电层上下方的组件，例如导通源极和金属互连线。
在步骤A8之后，还可以包括步骤A9：形成互连结构。
至此，完成了本实施例的半导体器件的制造方法的部分关键步骤的介绍，之后可以参照现有技术中的各个方法来完成整个半导体器件的制造，此处不再赘述。
需要解释的是，在应力临近技术处理的步骤之后，通常仅有大NMOS上方会残留较厚的栅极硬掩膜而对层间介电层的CMP工艺造成影响，大PMOS上方不会存在栅极硬掩膜残留。如果大PMOS上方也存在较厚的栅极硬掩膜残留，则可以在步骤A5之前（一般需在步骤A4之后）增加去除PMOS上方的残留的栅极硬掩膜的步骤，具体去除方法可以参照步骤A6，此处不再赘述。
本发明实施例的半导体器件的制造方法，通过在去除NMOS的伪栅极的步骤之前增加去除大NMOS上方的残留的栅极硬掩膜的步骤，可以提高金属栅极（包括PMOS和NMOS的金属栅极）的高度和均一度，最终提高了半导体器件的性能和良率。
参照图3，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。
步骤S101：提供半导体衬底，在所述半导体衬底上形成NMOS和PMOS的伪栅极以及栅极硬掩膜，其中所述NMOS包括大NMOS；
步骤S102：进行应力临近技术处理，其中在所述应力临近技术处理之后所述大NMOS的上方存在残留的栅极硬掩膜；
步骤S103：在所述半导体衬底上形成层间介电层，对所述层间介电层进行化学机械抛光，其中在所述化学机械抛光之后所述大NMOS的上方的所述残留的栅极硬掩膜未被完全去除；
步骤S104：刻蚀去除所述大NMOS上方的所述残留的栅极硬掩膜；
步骤S105：形成所述NMOS的金属栅极；
步骤S106：在所述层间介电层内形成接触孔。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供半导体衬底，在所述半导体衬底上形成NMOS和PMOS的伪栅极和栅极硬掩膜，其中所述NMOS包括大NMOS；
步骤S102：进行应力临近技术处理，其中在所述应力临近技术处理之后所述大NMOS的上方存在残留的栅极硬掩膜；
步骤S103：在所述半导体衬底上形成层间介电层，对所述层间介电层进行化学机械抛光，以去除所述层间介电层位于所述PMOS的伪栅极上方的部分，其中在所述化学机械抛光之后所述大NMOS的上方的所述残留的栅极硬掩膜未被完全去除；
步骤S104：刻蚀去除所述大NMOS上方的所述残留的栅极硬掩膜；
步骤S105：形成所述NMOS的金属栅极；
步骤S106：在所述层间介电层内形成接触孔。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103与步骤S104之间还包括步骤S1034：形成所述PMOS的金属栅极；
或者，在所述步骤S105与步骤S106之间还包括步骤S1056：形成所述PMOS的金属栅极。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S104包括：
步骤S1041：在所述层间介电层上形成掩膜，其中所述掩膜在所述大NMOS上方的所述残留的栅极硬掩膜之上具有开口；
步骤S1042：利用所述掩膜进行刻蚀，以去除所述大NMOS上方的所述残留的栅极硬掩膜；
步骤S1043：去除所述掩膜。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，在所述步骤S1042中，所述刻蚀为过刻蚀。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S105包括：
步骤S1051：去除所述NMOS的伪栅极；
步骤S1052：在所述NMOS的伪栅极原来的位置填充栅极金属；
步骤S1053：通过化学机械抛光去除过量的所述栅极金属以形成所述NMOS的金属栅极。
6.如权利要求2所述的半导体器件的制造方法，其特征在于，所述形成所述PMOS的金属栅极包括：
去除所述PMOS的伪栅极；
在所述PMOS的伪栅极原来的位置填充栅极金属；
通过化学机械抛光去除过量的所述栅极金属以形成所述PMOS的金属栅极。
7.如权利要求2所述的半导体器件的制造方法，其特征在于，
在所述步骤S101中，所述PMOS包括大PMOS；
在所述步骤S102中，所述大PMOS的上方存在残留的栅极硬掩膜；
在所述步骤S103与步骤S1034之间还包括刻蚀去除所述大PMOS上方的所述残留的栅极硬掩膜的步骤，或者，在所述步骤S105与步骤S1056之间还包括刻蚀去除所述大PMOS上方的所述残留的栅极硬掩膜的步骤。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，所述NMOS的金属栅极的高度为
9.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述大NMOS上方的所述残留的栅极硬掩膜的厚度为
10.如权利要求2所述的半导体器件的制造方法，其特征在于，所述NMOS的金属栅极与所述PMOS的金属栅极的高度相同。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410035087.6A CN104810262B (zh) | 2014-01-24 | 2014-01-24 | 一种半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410035087.6A CN104810262B (zh) | 2014-01-24 | 2014-01-24 | 一种半导体器件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104810262A CN104810262A (zh) | 2015-07-29 |
| CN104810262B true CN104810262B (zh) | 2017-11-14 |
Family
ID=53694998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410035087.6A Active CN104810262B (zh) | 2014-01-24 | 2014-01-24 | 一种半导体器件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104810262B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6563178B2 (en) * | 2000-03-29 | 2003-05-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the device |
| CN101399181A (zh) * | 2007-09-28 | 2009-04-01 | 台湾积体电路制造股份有限公司 | 半导体制造工艺中去除栅上硬掩模的方法 |
| CN103531541A (zh) * | 2012-07-02 | 2014-01-22 | 中芯国际集成电路制造(上海)有限公司 | Cmos管的形成方法 |
-
2014
- 2014-01-24 CN CN201410035087.6A patent/CN104810262B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6563178B2 (en) * | 2000-03-29 | 2003-05-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the device |
| CN101399181A (zh) * | 2007-09-28 | 2009-04-01 | 台湾积体电路制造股份有限公司 | 半导体制造工艺中去除栅上硬掩模的方法 |
| CN103531541A (zh) * | 2012-07-02 | 2014-01-22 | 中芯国际集成电路制造(上海)有限公司 | Cmos管的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104810262A (zh) | 2015-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11682697B2 (en) | Fin recess last process for FinFET fabrication | |
| TWI389259B (zh) | 半導體裝置之製造方法 | |
| US11296201B2 (en) | Gate structure and method of fabricating the same | |
| US8975698B2 (en) | Control fin heights in FinFET structures | |
| US20160181268A1 (en) | BOUNDARY SCHEME FOR EMBEDDED POLY-SiON CMOS OR NVM IN HKMG CMOS TECHNOLOGY | |
| US7355239B1 (en) | Fabrication of semiconductor device exhibiting reduced dielectric loss in isolation trenches | |
| CN103779279B (zh) | 一种半导体器件的制造方法 | |
| TWI704622B (zh) | 半導體元件及其製作方法 | |
| US9543212B2 (en) | Preventing over-polishing of poly gate in metal-gate CMP | |
| CN104810262B (zh) | 一种半导体器件的制造方法 | |
| CN104716096B (zh) | 一种半导体器件的制造方法 | |
| US7879726B2 (en) | Methods of forming semiconductor devices using selective etching of an active region through a hardmask | |
| US9653283B2 (en) | Method of manufacturing a semiconductor device | |
| US9548249B2 (en) | Methods of performing fin cut etch processes for FinFET semiconductor devices and the resulting devices | |
| US9006809B2 (en) | Multi-landing contact etching | |
| CN105097462B (zh) | 一种半导体器件的制造方法 | |
| US8853051B2 (en) | Methods of recessing an active region and STI structures in a common etch process | |
| CN112701034B (zh) | 栅极的制造方法 | |
| CN106033747B (zh) | 一种半导体器件及其制造方法、电子装置 | |
| CN105280495B (zh) | 一种半导体器件的制造方法和电子装置 | |
| US9761689B2 (en) | Method of forming a semiconductor device and according semiconductor device | |
| CN112701034A (zh) | 栅极的制造方法 | |
| CN109285809A (zh) | 一种半导体器件的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| EXSB | Decision made by sipo to initiate substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |