TWI389259B - 半導體裝置之製造方法 - Google Patents

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Ryan Chia Jen Chen
Su Chen Lai
Yi Shien Mor
Yi Hsing Chen
Gary Shen
yu chao Lin
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Taiwan Semiconductor Mfg
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Description

半導體裝置之製造方法
本發明係關於積體電路製作，且特別是關於一種半導體裝置之製造方法，以改善於製造半導體裝置時對於阻劑殘留(resist residue)以及高介電常數閘極輪廓(high-kgate profile)的控制能力。
半導體積體電路工業已經歷了快速之成長。隨著積體電路材料與設計方面的演進則已製作出了數個世代的積體電路，其中每一世代的積體電路較前一世代的積體電路具有更小且更為複雜之電路。然而，此些演進亦增加了積體電路的程序與製造的困難度，因此隨著此些演進的產生，便需要進一步針對積體電路的製程與製造進行發展以實現技術的演進。
於積體電路進化的過程中，隨著幾何尺寸(geometry size，即製程所能形成之最小構件或線路的尺寸)逐漸減少之同時，功能密度(即每一晶片區域內之內連裝置的數量)則逐漸增加。如此之縮減程序提供了增加製造效率與降低相關成本等優點。如此之縮減亦產生了相對高之能量消耗(power dissipation)情形，其可藉由採用如互補型金氧半導體(complementary metal-oxide-semiconductor，CMOS)裝置之低能量消耗裝置而解決上述高能量消耗情形。CMOS裝置通常具有一閘氧化物與一多晶矽閘極。當構件的尺寸持續縮減時，為了改善裝置表現便需要將CMOS裝置內的閘氧化物與多晶矽閘極替代為高介電常數介電材料與金屬閘極。然而，於CMOS製程中整合高介電常數材料/金屬閘極時則遭遇了如何圖案化以形成用於N型金氧半導體裝置(N-type MOS)以及P型金氧半導體(P-type MOS)裝置之雙重閘結構(dual gate structure)之問題。
如此，便需要適用於圖案化採用高介電常數金屬閘極之CMOS裝置之一種新穎且改進的製造方法。
依據一實施例，本發明提供了一種半導體裝置之製造方法，包括：提供具有一第一主動區與一第二主動區之一半導體基底；形成一高介電常數介電層於該半導體基底上；形成一上蓋層於該高介電常數介電層上；形成一第一金屬層於該上蓋層上，其中該第一金屬層具有第一功函數；形成一罩幕層於該第一主動區內之該第一金屬層上；利用該罩幕層以移除該第二主動區內之該第一金屬層與該上蓋層；以及形成一第二金屬層於該第二主動區內之該高介電常數介電層上，其中該第二金屬層具有一第二功函數。
依據另一實施例，本發明提供了一種半導體裝置之製造方法，包括：提供具有一第一主動區與一第二主動區之一半導體基底；形成一高介電常數介電層於該半導體基底上；形成一上蓋層於該高介電常數介電層上；形成一第一金屬層於該上蓋層上，其中該第一金屬層具有第一功函數；形成一罩幕層於該第一主動區內之該第一金屬層上；利用該罩幕層以移除該第二主動區內之該第一金屬層以及部份移除該上蓋層之一部；以及形成一第二金屬層於該第二主動區內之經部分移除之該上蓋層上，其中該第二金屬層具有一第二功函數。
依據又一實施例，本發明提供了一種半導體裝置之製造方法，包括：提供具有一第一主動區與一第二主動區之一半導體基底；形成一高介電常數介電層於該半導體基底上；形成一上蓋層於該高介電常數介電層上；形成一第一金屬層於該上蓋層上，其中該第一金屬層具有第一功函數；利用該罩幕層以移除該第二主動區內之該第一金屬層以及該上蓋層之至少一部；形成一阻障層於該第一主動區內之該第一金屬層上以及於該第二主動區內之該高介電常數介電層上；形成一多晶層於該阻障層上；形成一第一閘堆疊物於該第一主動區內以及一第二閘堆疊物於該第二主動區內；移除於該第一閘堆疊物與該第二閘堆疊物內該多晶層；以及形成具有一第二功函數之一第二金屬層，以替代該第一閘堆疊物與該閘堆疊物內之該多晶層。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：
可以被理解的是，於下文中來將會提供許多不同的實施例以實施本發明中不同的特徵。各特定實施例中的組成及配置將會在以下作描述以簡化本發明。這些為實施例並非用於限定本發明。再者，於如在第二構件上或之上形成第一構件之描述中除了揭示了包括第一構件與第二構件直接接觸情形的實施例外，亦可包括於第一構件與第二構件之間增設有額外構件之實施例，如此使得第一構件與第二構件之間並沒有直接接觸。基於簡單與明確之目的，於圖式中不同構件可能採用不同比例而誇張地繪示。
請參照第1A圖與第1B圖，顯示了一半導體裝置100於不同製造階段的剖面情形。可以理解的是半導體裝置100可採用標準互補型金氧半導體技術製程(normal CMOS technology process)所形成，因此於下文中僅簡單地描述部份製程內容。請參照第1圖，半導體裝置100包括形成於一半導體基底106上用於設置N型金氧半導體場效應電晶體裝置(NMOS field effect transistor device，未顯示)之一主動區102(下稱NMOS區)以及用於設置一P型金氧半導體場效應電晶體裝置(PMOS field effect transistor device，未顯示)之另一主動區104(下稱PMOS區)。
半導體裝置100可更包括形成於半導體基底106上之一中間層(未顯示)。此中間層可包括具有介於5～10埃之厚度的氧化矽層。半導體裝置100可更包括形成於中間層上之一高介電常數介電層108。高介電常數介電層108可採用如原子層沈積(ALD)方式或其他適當技術而形成。高介電常數介電層108之厚度約介於10~30埃。於本實施例中，高介電常數介電層108之厚度約為12埃。高介電常數介電層108可包括氧化鉿(HfO2 )材料。或者，高介電常數介電層108可選擇性地包括如HfSiO、HfSiON、HfTaO、HfTiO、HfZrO及其組合物之其他適當的高介電常數介電材料。
半導體裝置100可更包括一上蓋層(capping layer)，其用於調整分別作為NMOS電晶體裝置以及PMOS電晶體裝置內作為閘電極用的一金屬層的功函數(work function)。舉例來說，於NMOS區102內可形成材質如為氧化鑭之上蓋層110。上蓋層110係首先沈積於高介電常數介電層108上，且藉由習知之微影程序將之圖案化。上蓋層110具有約介於3～20埃之厚度。於本實施例中，上蓋層之厚度約為10埃。藉由微影程序的實施於NMOS區102內形成用於保護上蓋層110之圖案化之阻劑層112。
請參照第1B圖，接著針對上蓋層110施行一濕蝕刻程序以移除於PMOS區104內之上蓋層。然而，於上述濕蝕刻程序中，於NMOS區102內的上蓋層110處則發現有橫向蝕刻情形120。換句話說，位於圖案化之阻劑層112下方的上蓋層110遭受了不期望之部分蝕刻情形。因此，便較難控制所形成的裝置的閘輪廓(gate profile)並可能導致較差之元件表現。再者，於移除圖案化之阻劑層後亦觀察到存在有阻劑殘留之缺陷。
請參照第2圖，顯示了依據本發明一實施例之採用閘極先形成程序之半導體裝置的製造方法200的流程圖。另外，請參照第3A-3D圖，則顯示了顯示了如第2圖所示之半導體裝置的製造方法中於不同製造階段的剖面情形。可以理解的是半導體裝置300之部分可採用標準CMOS技術製造得到，因此於下文中僅簡單描述部份製程。再者，第3A-3D圖內所繪示之半導體裝置300係經過簡化，以利較佳地瞭解本發明的發明構想。
半導體裝置之製造方法200首先進行步驟210。於步驟210中，首先提供具有一第一主動區與一第二主動區之半導體裝置。請參照第3A圖，半導體裝置300可包括用於設置NMOS裝置之一主動區302(下稱NMOS區)以及用於設置PMOS裝置之一主動區304(下稱PMOS區)。半導體裝置300可包括如矽基底之一半導體基底306。半導體基底306亦可包括如矽鍺、砷化鎵或其他之適當半導體材料。半導體基底306可更包括如多個摻雜區、埋設膜層及/或磊晶膜層之其他構件。再者，半導體基底306亦可為位於絕緣層上之一半導體，例如為絕緣層上覆矽(SOI)結構。於其他實施例中，半導體基底306可包括摻雜之磊晶層、梯度半導體層(gradient semiconductor layer)，及/或更包括覆蓋於具有不同類型之另一半導體層上之一半導體層，例如為位矽鍺層上之矽層的結構。於其他實施例中，其可為包括多重膜層矽結構之化合物基底或為包括多重膜層之化合物半導體結構的矽基底。
半導體裝置300可更包括形成於基底306內用於隔絕NMOS區302與PMOS區304之一絕緣結構(未顯示)，例如淺溝槽隔離物(STI)構件。上述隔離結構可由氧化矽、氮化矽、氮氧化矽、氟化物摻雜矽酸鹽(fluoride-doped silicate)及/或一習知低介電常數材料所形成。
接著進行步驟220。於步驟220中係於半導體基底上形成高介電常數介電層。半導體裝置300可更包括形成於半導體基底306上之一中間層(未顯示)。上述中間層可包括具有厚度介於5～10埃之一氧化矽層。半導體裝置300可更包括形成於中間層上之高介電常數介電層308。高介電常數介電層308可藉由原子層沈積方式或其他適當技術所形成。高介電常數介電層308可具有介於10～30埃之厚度。高介電常數介電層308可包括氧化鉿(HfO2 )。或者，高介電常數介電層308可選擇性地包括如HfSiO、HfSiON、HfTaO、HfTiO、HfZrO及其組合物之其他適當的高介電常數介電材料。
接著進行步驟230。於步驟230內於高介電常數介電層上形成一上蓋層。半導體裝置300可更包括一上蓋層，其調整分別作為NMOS區302以及PMOS區304內作為閘電極用的一金屬層的功函數(work function)。舉例來說，上蓋層310例如為氧化鑭材質，且可藉由如沈積或其他適當製程而形成於高介電常數介電層308上。上蓋層310可具有介於3～20埃之厚度。或者，上蓋層可選擇地包括LaSiO、氧化錳、氧化鋁或其他之適當材料。
接著進行步驟240。於步驟240中係於上蓋層上形成具有第一功函數之一第一金屬層。半導體裝置300可具有一第一功函數，例如為N型功函數金屬(N-金屬)。舉例來說，金屬層312可包括具有厚度介於10～200埃之TiN材料。如此之TiN金屬層/氧化鑭上蓋層之堆疊情形可顯現出N金屬之有效功函數。金屬層312可藉由如化學氣相沈積、物理氣相沈積、電鍍或其他之適當技術等多種不同之沈積技術所形成。或者，金屬層312亦可選擇性地包括TaN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN或其他之適當材料。
接著進行步驟250。於步驟250中係於第一主動區內之第一金屬層上形成一罩幕層。半導體裝置300可更包括形成於金屬層312上之一硬罩幕層314。硬罩幕層314可藉由沈積程序或其他適當製程所形成。硬罩幕層314可包括氮化矽、氮氧化矽、碳化矽或其他之適當材料。接著藉由微影程序的實施以形成用於N/P圖案化之圖案化的阻劑層320。上述微影程序可包括旋轉塗佈、軟烤、曝光、硬烤、顯影、清洗、乾燥以及其他之適當程序。或者，上述微影程序可藉由浸潤型微影技術、電子束微影或其他之適當製程。圖案化之阻劑層320可保護位於NMOS區302內之多個膜層。
接著進行步驟260。於步驟260中藉由罩幕層的使用而移除了第二主動區內之第一金屬層與上蓋層。請參照第3B圖，藉由實施一蝕刻程序以移除未為硬罩幕層314所保護之區域內的膜層。上述蝕刻程序係具有一高選擇性，以使得蝕刻程序可停止於金屬層312。可接著施行另一蝕刻程序，以移除於PMOS區304內之未受到保護之金屬層312與上蓋層310等部分。如此，便於NMOS區302內留下了金屬層(如N金屬)312n以及上蓋層310n(調整金屬層以作為N金屬)。於步驟260中接著移除罩幕層。圖案化之阻劑層320以及硬罩幕層314可藉由剝除法或其他適當製程而移除。值得注意的是於移除上蓋層310時，金屬層312可作為一第二硬罩幕之用。
接著進行步驟270。於步驟270中，係於第一主動區內的第一金屬層上以及第二主動區內之高介電常數介電層上形成具有第二功函數之第二金屬層。請參照第3C圖，可於NMOS區302內金屬層312n上以及於PMOS區304內之高介電常數介電層308上沈積具有P型功函數金屬(P金屬)之金屬層330。金屬層330可包括TiN與WN，或具有P型功函數之其他適當金屬。
接著進行步驟280。於步驟280內係移除了第一主動區內之第二金屬層。請參照第3D圖，針對金屬層330施行一回蝕刻程序或化學機械研磨程序，以形成位於NMOS區302內以及位於PMOS區304之雙重金屬閘極結構。此半導體裝置300可接著依序施行一標準製造流程以完成半導體裝置的製作。
請參照第4圖，顯示了依據本發明一實施例之採用閘極先形成程序之半導體裝置的製造方法400的流程圖。另外，請參照第5A-5D圖，則顯示了顯示了如第4圖所示之半導體裝置的製造方法中於不同製造階段的剖面情形。可以理解的是半導體裝置500之部分可採用標準CMOS技術製造得到，因此於下文中僅簡單描述部份製程。此外，半導體裝置500相似於如第3圖所示之半導體裝置300，故於下文中僅簡述其相異處。如此，基於簡單且清楚說明之目的，於第3圖與第5圖中相同之構件係採用相同標號顯示。
半導體裝置的製造方法400首先進行步驟410。於步驟410中，首先提供具有一第一主動區與一第二主動區之半導體裝置。請參照第5A圖，半導體裝置400可包括用於設置NMOS裝置之一區域302(下稱NMOS區)以及用於設置PMOS裝置之一區域304(下稱PMOS區)。半導體裝置300可包括如矽基底之一半導體基底306。
接著進行步驟420。於步驟420中係於半導體基底上形成一高介電常數介電層。於步驟420中係於半導體基底上形成高介電常數介電層。半導體裝置500可更包括形成於半導體基底306上之一中間層(未顯示)。上述中間層可包括具有厚度介於5～10埃之一氧化矽層。半導體裝置500可更包括形成於中間層上之高介電常數介電層308。高介電常數介電層308可藉由原子層沈積方式或其他適當技術所形成。高介電常數介電層308可具有介於10～30埃之厚度。
接著進行步驟430。於步驟430中於高介電常數介電層上形成一上蓋層。半導體裝置500可更包括一上蓋層，其調整分別作為NMOS區302以及PMOS區304內作為閘電極用的一金屬層的功函數(work function)。舉例來說，上蓋層310例如為氧化鑭材質，且可藉由如沈積或其他適當製程而形成於高介電常數介電層308上。上蓋層310可具有介於3～20埃之厚度。
接著進行步驟440。於步驟440中係於上蓋層上形成具有第一功函數之一第一金屬層。半導體裝置500可具有覆蓋於上蓋層310之一金屬層312。金屬層312具有一第一功函數，例如為如N型功函數金屬(N-金屬)。舉例來說，金屬層312可包括具有厚度介於10～200埃之TiN材料。如此之TiN金屬層/氧化鑭上蓋層之堆疊情形可顯現出N金屬之有效功函數。金屬層312可藉由如化學氣相沈積、物理氣相沈積、電鍍或其他之適當技術等多種不同之沈積技術所形成。或者，金屬層312亦可選擇性地包括TaN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN或其他之適當材料。
接著進行步驟450。於步驟450中係於第一主動區內之第一金屬層上形成一罩幕層。半導體裝置500可更包括形成於金屬層312上之一硬罩幕層314。硬罩幕層314可藉由沈積程序或其他適當製程所形成。硬罩幕層314可包括氮化矽、氮氧化矽、碳化矽或其他之適當材料。接著藉由微影程序的實施以形成用於N/P圖案化之圖案化的阻劑層320。上述微影程序可包括旋轉塗佈、軟烤、曝光、硬烤、顯影、清洗、乾燥以及其他之適當程序。或者，上述微影程序可藉由浸潤型微影技術、電子束微影或其他之適當製程。圖案化之阻劑層320可保護位於NMOS區302內之多個膜層。
接著進行步驟460。於步驟460中藉由罩幕層的使用而移除了第二主動區內之第一金屬層與部分移除了上蓋層的一部。請參照第5B圖，藉由實施一濕蝕刻程序以移除未為硬罩幕層314所保護之區域內的膜層。上述濕蝕刻程序係具有一高選擇性，以使得蝕刻程序可停止於上蓋層310。可接著施行另一濕蝕刻程序，以部分移除於PMOS區304內之上蓋層310之一部。如此，便於PMOS區304內留下經薄化之上蓋層310p，以及於NMOS區302內留下了金屬層(如N金屬)312n以及上蓋層310n(調整金屬層以作為N金屬)。於步驟460中接著移除罩幕層。圖案化之阻劑層320以及硬罩幕層314可藉由剝除法或其他適當製程而移除。值得注意的是位於PMOS區304內之經薄化之上蓋層310p並不會影響PMOS區內所形成之PMOS裝置的功函數。換句話說，形成於此經薄化之上蓋層310p上之後續P金屬層(閘極)的有效功函數並不會受到調整而可適當地用於PMOS裝置。
接著進行步驟470。於步驟470中，係於第一主動區內的第一金屬層上以及第二主動區內之經部分移除之上蓋層上形成具有第二功函數之第二金屬層。請參照第5C圖，可於NMOS區302內金屬層312n上以及於PMOS區304內之經薄化之上蓋層310p上沈積具有P型功函數金屬(P金屬)之金屬層330。金屬層330可包括TiN與WN，或具有P型功函數之其他適當金屬。
接著進行步驟480。於步驟480內係移除了第一主動區內之第二金屬層。請參照第5D圖，針對金屬層330施行一回蝕刻程序或化學機械研磨程序，以形成位於NMOS區302內以及位於PMOS區304之雙重金屬閘極結構。此半導體裝置500可接著依序施行一標準製造流程以完成半導體裝置的製作。
請參照第6A～6D圖，顯示了經歷過N/P圖案化製程後具有不同種類硬罩幕之半導體裝置的剖面情形。在此，於第6A-6D圖中所顯示之半導體裝置與第3圖內所顯示之半導體裝置300大體相似但具有下述之相異處。因此，基於簡單且清楚之目的，於第3圖與第6圖所示之相似構件將採用相同標號表示。
請參照第6A圖，硬罩幕層610可包括氮化矽。於圖案化一阻劑層後，可藉由一乾蝕刻程序而圖案化硬罩幕層610並選擇性地停止於金屬層312處。舉例來說，上述乾蝕刻程序可包括CF4 、CHF3 、CH2 F2 、SF6 或其他適當之材料。可接著藉由一適當程序移除此圖案化之阻劑層320。PMOS區304內之金屬層312以及上蓋層310可藉由採用包括經稀釋APM(DAPM)與去離子水(DI water)以及具有比例為500:1的經稀釋鹽酸(DHCl)等化學品之蝕刻程序而移除。硬罩幕層則可藉由包括熱磷酸(hot H3 PO4 )與去離子水等化學品之蝕刻程序所去除。接著，可分別於NMOS區302以及PMOS區304內沈積形成多個金屬層以完成金屬閘極的製備。
請參照第6B圖，硬罩幕層620可包括電漿加強型氧化物(PEOX)。於圖案化一阻劑層後，可藉由一乾蝕刻程序而圖案化硬罩幕層620並選擇性地停止於金屬層312處。舉例來說，上述乾蝕刻程序可包括CF4 、O2 、SF6 或其他適當之材料。可接著藉由一適當程序移除此圖案化之阻劑層320。PMOS區304內之金屬層312以及上蓋層310可藉由採用包括經稀釋APM(DAPM)與去離子水(DI water)以及具有比例為500:1的經稀釋鹽酸(DHCl)等化學品之蝕刻程序而移除。硬罩幕層620則可藉由包括SOR與去離子水等化學品之蝕刻程序所去除。接著，可分別於NMOS區302以及PMOS區304內沈積形成多個金屬層以完成金屬閘極的製備。
請參照第6C圖，硬罩幕層630可包括多晶矽或多晶層。於圖案化一阻劑層後，可藉由一乾蝕刻程序而圖案化硬罩幕層630並選擇性地停止於金屬層312處。舉例來說，上述乾蝕刻程序可包括CF4 、SF6 、HBr、Cl2 或其他適當之材料。可接著藉由一適當程序移除此圖案化之阻劑層320。PMOS區304內之金屬層312以及上蓋層310可藉由採用包括經稀釋APM(DAPM)與去離子水(DI water)以及具有比例為500:1的經稀釋鹽酸(DHCl)等化學品之蝕刻程序而移除。硬罩幕層630則可藉由一濕蝕刻程序所去除。接著，可分別於NMOS區302以及PMOS區304內沈積形成多個金屬層以完成金屬閘極的製備。
請參照第6D圖，硬罩幕層640可包括六甲基二矽氮烷(HDMS)。於圖案化一阻劑層後，可藉由一乾蝕刻程序而圖案化硬罩幕層640並選擇性地停止於金屬層312處。舉例來說，上述乾蝕刻程序可包括O2 、N2 、HBr或其他適當之材料。可接著藉由一適當程序移除此圖案化之阻劑層320。PMOS區304內之金屬層312以及上蓋層310可藉由採用包括經稀釋APM(DAPM)與去離子水(DI water)以及具有比例為500:1的經稀釋鹽酸(DHCl)等化學品之蝕刻程序而移除。硬罩幕層640則可藉由如濕蝕刻程序所移除或剝除。接著，可分別於NMOS區302以及PMOS區304內沈積形成多個金屬層以完成金屬閘極的製備。
於第6A-6D圖中，於閘極先形成製程(gate first process)中可採用硬罩幕層而完成NMOS區302內之N金屬與上蓋層之圖案化。於圖案化後，可參照前述第2--5圖所示之實施方式以於PMOS區304內形成P金屬。或者，可於NMOS區302內之N金屬上以及於PMOS區304內之高介電常數介電層上形成如TiN之一金屬停止層，且接著於此金屬停止層上形成一多晶層。接著可繼續實施一標準CMOS製程，以形成多個構件(例如閘極堆疊物、輕度摻雜汲極區(LDD)、側壁間隔物、源極/汲極區等)直到沈積形成一層間介電層。接著可針對此層間介電層施行一化學機械研磨程序以露出上述多晶層，並可藉由一回蝕刻程序的施行以移除多晶層並採用下方之金屬停止層作為一蝕刻停止層，因而於於閘堆疊物內形成溝槽。接著，可於上述溝槽內沈積P金屬以作為填充金屬用，進而完成具有NMOS裝置與PMOS裝置之雙重金屬閘極結構。如此，NMOS裝置之N金屬可藉由閘極先形成製程(gate first process)所形成，而PMOS裝置之P金屬則可藉由閘極後形成製程(gate last process)所完成。相較於PMOS裝置之P金屬，NMOS裝置內之N金屬與上蓋層可忍受高溫製程而不會有嚴重之效能劣化情形，且因此適用於採用閘極先形成製程所形成。
請參照第7圖，顯示了依據本發明一實施例之採用包括閘極先形成程序以及閘極後形成程序之混合製程的半導體裝置的製造方法700的流程圖。於上述閘極先形成程序，可先形成一真正的金屬閘結構且接著藉由標準CMOS製程的實施以形成最終裝置A(可參照第2-6圖所示情形)。而於閘極後形成程序中，則可先形成一假的多晶閘極結構且接著採用標準CMOS製程直到沈積形成一層間介電層後，接著移除上述假的多晶閘極結構並將之替換為真正的金屬閘及結構。於上述混合製程中，可先形成NMOS裝置之金屬閘極而PMOS裝置之金屬閘極則最後形成。或者，PMOS裝置之金屬閘極可先形成而NMOS裝置之金屬閘極則最後形成。
請參照第8A-8F圖，顯示了依據第7圖所示半導體裝置之製造方法700所製備得到之半導體裝置900於不同製造階段中之剖面情形。可以理解的是半導體裝置900之部分可採用標準CMOS技術製造得到，因此於下文中僅簡單描述部份製程。再者，第8A-8F圖內所繪示之半導體裝置900係經過簡化，以利較佳地瞭解本發明的發明構想。
半導體裝置之製造方法700首先進行步驟702。於步驟702中首先提供具有第一主動區與第二主動區之半導體基底。請參照第8A圖，半導體裝置900可包括如矽基底之一半導體基底902。半導體基底902亦可包括如矽鍺、砷化鎵或其他之適當半導體材料。半導體基底902可更包括如多個摻雜區、埋設膜層及/或磊晶膜層之其他構件。再者，半導體基底902亦可為位於絕緣層上之一半導體，例如為絕緣層上覆矽(SOI)結構。於其他實施例中，半導體基底902可包括摻雜之磊晶層、梯度半導體層(gradient semiconductor layer)，及/或更包括覆蓋於具有不同類型之另一半導體層上之一半導體層，例如為位矽鍺層上之矽層的結構。於其他實施例中，其可為包括多重膜層矽結構之化合物基底或為包括多重膜層之化合物半導體結構的矽基底。
半導體裝置900可更包括形成於半導體基底902內用於隔絕NMOS區904與PMOS區906之一絕緣結構(未顯示)，例如淺溝槽隔離物(STI)構件。上述隔離結構可由氧化矽、氮化矽、氮氧化矽、氟化物摻雜矽酸鹽(fluoride-doped silicate)及/或一習知低介電常數材料所形成。半導體裝置900可包括用於設置NMOS裝置之一主動區904(下稱NMOS區)以及用於設置PMOS裝置之一主動區906(下稱PMOS區)。
半導體裝置900可更包括形成於半導體基底902上之一中間層(未顯示)。上述中間層可包括具有厚度介於5～10埃之一氧化矽層。接著進行步驟704。於步驟704中於半導體基底上形成一高介電常數介電層。半導體裝置900可更包括一高介電常數介電層908形成於中間層之上。高介電常數介電層908可藉由原子層沈積方式或其他適當技術所形成。高介電常數介電層908可具有介於10～30埃之厚度。高介電常數介電層908可包括氧化鉿(HfO2 )。或者，高介電常數介電層908可選擇性地包括如HfSiO、HfSiON、HfTaO、HfTiO、HfZrO及其組合物之其他適當的高介電常數介電材料。
接著進行步驟706。於步驟706內係於高介電常數介電層上形成一上蓋層。半導體裝置900可更包括一上蓋層910，其調整分別作為NMOS區904以及PMOS區906內作為閘電極用的一金屬層的功函數(work function)。如第2圖與第3圖所示情形，上蓋層910例如為形成於NMOS區902之氧化鑭材質膜層。或者，上蓋層可選擇地包括LaSiO、氧化錳、氧化鋁或其他之適當材料。或者，上蓋層910可具有介於3～20埃之厚度。可以理解的是於PMOS區906內則可形成一相異之上蓋層。
接著進行步驟708。於步驟708中係形成具有第一功函數之一第一金屬層於上蓋層上。半導體裝置900可更包括形成於高介電常數介電層908上之一金屬層912。金屬層912可具有一第一功函數，例如為N型功函數金屬(N-金屬)。舉例來說，金屬層912可包括TiN具有一厚度介於10～200埃，較佳地約為50埃。上述TiN金屬層/氧化鑭上蓋層可具有一N金屬之有效功函數。金屬層912可藉由多種沈積技術所形成，例如是化學氣相沈積、物理氣相沈積、電鍍或其他適當製程。
接著進行步驟710。於步驟710中係移除第二主動區內之第一金屬層與上蓋層。如第2圖與第5圖所揭示情形，可接著圖案化PMOS區906內金屬層912與上蓋層910。
接著進行步驟712。於步驟712中係於第一主動區內之第一金屬層上以及於第二主動區內之高介電常數介電層上形成一阻障層。請參照第8B圖，半導體裝置900更包括形成於NMOS區904內之金屬層912上以及於PMOS區906內之高介電常數介電層908上之一阻障金屬層或停止金屬層914。阻障金屬層914可包括厚度不大於20埃之TiN材料。半導體裝置900可更包括形成於阻障金屬層914上之一金屬層916。金屬層916可包括TiN、TaN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN或其他之適當材料。半導體裝置900可更包括形成於金屬層916上之另一金屬層918。金屬層918可包括WN材質。
接著進行步驟714。於步驟714內係於阻障層上形成一多晶層(poly layer)。半導體裝置900可更包括藉由適當之沈積程序以於金屬層918上形成一多晶矽(或多晶)層920。或者，如下文中第9圖所視情形，多晶層920可形成於阻障金屬層914上，而金屬層916與918可於移除多晶層920後接著形成。
於多晶層920上可形成一硬罩幕層(未顯示)。硬罩幕層可包括氮化矽、氮氧化矽、碳化矽、SiOC/PEOX、TEOS或其他之適當材料。此外，可於硬罩幕層上形成一抗反射塗層或底部抗反射塗層(BARC)。接著形成圖案化之阻劑層，以於NMOS區904內形成一閘圖案921以及於PMOS區906內形成一閘圖案922。閘圖案921、922可藉由微影、浸潤型微影或其他前述之適當製程所形成。
接著進行步驟716。於步驟716中係於第一主動區內形成第一閘堆疊物以及於第二主動區內形成一第二閘堆疊物。請參照第8C圖，接著藉由乾蝕刻或濕蝕刻製程並採用閘圖案921與922以圖案化硬罩幕層，而經圖案化之硬罩幕層則可用於圖案化位於NMOS區904內之閘堆疊物931以及位於PMOS區906內之閘堆疊物932。閘堆疊物931、932可藉由乾蝕刻或濕蝕刻製程所形成。可以理解的是半導體裝置900可繼續實施一標準CMOS製程，以形成多個構件(例如閘極堆疊物、輕度摻雜汲極區(LDD)、側壁間隔物、源極/汲極區等)直到於包括NMOS區904與PMOS區906之半導體基底902上沈積形成一層間介電層940。接著可針對此層間介電層940施行一化學機械研磨程序以露出閘堆疊物931、932內之多晶層920。
接著施行步驟718。於步驟718中接著移除第一閘堆疊物與第二閘堆疊物內之多晶層。請參照第8D圖，於閘堆疊物931、932內之多晶層920可藉由一回蝕刻程序而移除且停止於金屬層918處。如此，於NMOS區904內便形成了一溝槽951以及於PMOS區906內形成了一溝槽952。
接著施行步驟720。於步驟720中係於第一閘堆疊物與第二閘堆疊物內形成具有第二功函數之一第二金屬層。請參照第8E圖，可採用化學氣相沈積法或其他適當沈積方式於溝槽951、952內填入一金屬層960。金屬層960可包括鎢、鋁或其他適當之材料。接著針對金屬層960施行一化學機械研磨程序以平坦化位於NMOS裝置904與PMOS裝置906內之金屬閘極以利後續製程之進行。舉例來說，半導體裝置900內可更形成並設置用於連結不同構件或結構間之多個接觸物、介層物以及多層內連結構(例如金屬層與層間介電層)。
請參照第8F圖，顯示了位於NMOS區904內以及PMOS區906內之高介電常數介電層/金屬閘極結構之詳細示意圖。在此，於NMOS區904以及PMOS區906內分別提供具有N功函數金屬以及P功函數金屬之一雙重金屬閘結構，。
本發明之上述實施例中具有多個優點。舉例來說，本發明提供適用於CMOS製造流程中於圖案化高介電常數介電層/金屬閘極時具有較為簡單與成本較低之半導體裝置之製造方法。在此所揭示之方法與裝置可輕易地整合當今之化學機械研磨製程，因而適用於未來以及先進技術的應用。於部份實施例中，所揭示之圖案化流程對於起因於阻劑殘留之缺陷以及對於高介電常數介電層輪廓具有具有較佳之控制能力。此外，基於所施行之蝕刻製程對於高介電常數介電材料與上蓋材料具有高選擇性，因此前述用於閘極先形成製程中N/P圖案化時之多個硬罩幕可輕易地實施。於其他實施例中，可藉由前述混合製程之實施以形成用於NMOS裝置與PMOS裝置之雙重閘結構。前述之混合製程可包括用於形成此些金屬閘極之一(例如N金屬或P金屬)的閘極先形成製程(gate first process)以及形成此些金屬閘極內之另一者(例如P金屬或N金屬)的閘極後形成製程(gate last process)。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．半導體裝置
102．．．主動區/NMOS區
104．．．主動區/PMOS區
106．．．半導體基底
108．．．高介電常數介電層
110．．．上蓋層
112．．．阻劑層
120．．．橫向蝕刻情形
200．．．半導體裝置的製造方法
210、220、230、240、250、260、270、280．．．步驟
300．．．半導體裝置
302．．．主動區/NMOS區
304．．．主動區/PMOS區
306．．．半導體基底
308．．．高介電常數介電層
310、310n．．．上蓋層
310p．．．經薄化之上蓋層
312、312n．．．金屬層
314．．．硬罩幕層
320．．．阻劑層
330．．．金屬層
400．．．半導體裝置之製造方法
410、420、430、440、450、460、470、480．．．步驟
500．．．半導體裝置
610、620、630、640．．．硬罩幕層
700．．．半導體裝置之製造方法
702、704、706、708、710、712、714、716、718、720．．．步驟
900．．．半導體裝置
902．．．半導體基底
904．．．主動區/NMOS區
906．．．主動區/PMOS區
908．．．主動區
910．．．上蓋層
912．．．金屬層
914．．．阻障金屬層/停止金屬層
916、918．．．金屬層
920．．．多晶矽層/多晶層
921、922．．．金屬層
931、932．．．閘堆疊物
951、952．．．溝槽
960．．．金屬層
第1A-1B圖顯示了一半導體裝置於不同製造階段的剖面情形；
第2圖為一流程圖，顯示了依據本發明一實施例之採用閘極先形成程序之半導體裝置的製造方法；
第3A-3D圖顯示了如第2圖所示之半導體裝置的製造方法中於不同製造階段的剖面情形；
第4圖為一流程圖，顯示了依據本發明一實施例之採用閘極先形成程序之半導體裝置的製造方法；
第5A-5D圖顯示了如第4圖所示之半導體裝置的製造方法中於不同製造階段的剖面情形；
第6A-6D圖顯示了依據本發明又一實施例之半導體裝置之製造方法中之一半導體於不同製造階段的剖面情形；
第7圖為一流程圖，顯示了依據本發明一實施例之採用閘極先形成程序以及閘極後形成程序之半導體裝置的製造方法；以及
第8A-8F圖顯示了如第7圖所示之半導體裝置的製造方法中於不同製造階段的剖面情形。
400．．．半導體裝置之製造方法
410、420、430、440、450、460、470、480．．．步驟

Claims (20)

  1. 一種半導體裝置之製造方法，包括：提供具有一第一主動區與一第二主動區之一半導體基底；形成一高介電常數介電層於該第一主動區與該第二主動區內之該半導體基底上；形成一上蓋層於該第一主動區與該第二主動區內之該高介電常數介電層上；形成一第一金屬層於該第一主動區與該第二主動區內之該上蓋層上，其中該第一金屬層具有第一功函數；形成一罩幕層於該第一主動區內之該第一金屬層上；利用該罩幕層以移除該第二主動區內之該第一金屬層與該上蓋層；以及形成一第二金屬層於該第二主動區內之該高介電常數介電層上，其中該第二金屬層具有一第二功函數。
  2. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中形成該罩幕層包括形成氮化矽層、氧化物層、多晶矽層與六甲基二矽氮烷(Hexamethyldisilazane，HMDS)層其中之一。
  3. 如申請專利範圍第2項所述之半導體裝置之製造方法，其中形成該罩幕層包括施行具有高選擇性之一蝕刻程序，以使該蝕刻程序停止於該第一金屬層。
  4. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該上蓋層包括氧化鑭或LaSiO。
  5. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該高介電常數介電層包括氧化鉿。
  6. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該第一功函數包括N型功函數金屬，其中該第二功函數包括P型功函數金屬。
  7. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中形成該第二金屬層包括：沈積該第二金屬層於該第一主動區內之該第一金屬層上以及於該第二主動區內之該高介電常數介電層上；以及針對該第二金屬層施行一回蝕刻程序或一化學機械研磨程序，以移除於該第一主動區內之該第二金屬層。
  8. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該第一主動區包括一NMOS電晶體裝置，而該第二主動區包括一PMOS電晶體裝置。
  9. 一種半導體裝置之製造方法，包括：提供具有一第一主動區與一第二主動區之一半導體基底；形成一高介電常數介電層於該第一主動區與該第二主動區內之該半導體基底上；形成一上蓋層於該第一主動區與該第二主動區內之該高介電常數介電層上；形成一第一金屬層於該第一主動區與該第二主動區內之該上蓋層上，其中該第一金屬層具有第一功函數；形成一罩幕層於該第一主動區內之該第一金屬層 上；利用該罩幕層以移除該第二主動區內之該第一金屬層以及部份移除該上蓋層之一部；以及形成一第二金屬層於該第二主動區內之經部分移除之該上蓋層上，其中該第二金屬層具有一第二功函數。
  10. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中形成該罩幕層包括形成氮化矽層、氧化物層、多晶矽層與六甲基二矽氮烷(Hexamethyldisilazane，HMDS)層其中之一。
  11. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中利用該罩幕層以移除該第二主動區內之該第一金屬層以及部份移除該上蓋層之一部包括施行具有高選擇性之一蝕刻程序，以使該蝕刻程序停止於該上蓋層。
  12. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中該高介電常數介電層包括HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO及其組合物。
  13. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中於形成該第二金屬層後更包括：形成一第一閘堆疊物於該第一主動區內以及一第二閘堆疊物於該第二主動區內；其中該第一閘堆疊物包括該第一金屬層、該上蓋層與該高介電常數介電層，以及該第二閘堆疊物包括該第二金屬層、經部份移除之該上蓋層以及該高介電常數介電層。
  14. 一種半導體裝置之製造方法，包括：提供具有一第一主動區與一第二主動區之一半導體基底；形成一高介電常數介電層於該第一主動區與該第二主動區內之該半導體基底上；形成一上蓋層於該第一主動區與該第二主動區內之該高介電常數介電層上；形成一第一金屬層於該第一主動區與該第二主動區內之該上蓋層上，其中該第一金屬層具有第一功函數；利用該罩幕層以移除該第二主動區內之該第一金屬層以及該上蓋層之至少一部；形成一阻障層於該第一主動區內之該第一金屬層上以及於該第二主動區內之該高介電常數介電層上；形成一多晶層於該阻障層上；形成一第一閘堆疊物於該第一主動區內以及一第二閘堆疊物於該第二主動區內；移除於該第一閘堆疊物與該第二閘堆疊物內該多晶層；以及形成具有一第二功函數之一第二金屬層，以替代該第一閘堆疊物與該閘堆疊物內之該多晶層。
  15. 如申請專利範圍第14項所述之半導體裝置之製造方法，其中該第一功函數包括一N型功函數金屬，其中該第二功函數包括一P型功函數金屬。
  16. 如申請專利範圍第14項所述之半導體裝置之製造方法，其中移除該多晶層包括： 施行一回蝕刻程序並停止於該阻障層，該回蝕刻程序於該第一閘堆疊物內形成一第一溝槽以及於該第二閘堆疊物內形成一第二溝槽。
  17. 如申請專利範圍第14項所述之半導體裝置之製造方法，其中形成該第二金屬層包括：沈積該第二金屬層以填滿該第一溝槽與該第二溝槽；以及針對該第二金屬層施行一化學機械研磨程序，以平坦化該第一閘堆疊物與該第二閘堆疊物。
  18. 如申請專利範圍第16項所述之半導體裝置之製造方法，其中移除該第一金屬層與該上蓋層之至少一部包括移除位該第二主動區內之所有該上蓋層。
  19. 如申請專利範圍第16項所述之半導體裝置之製造方法，其中該第一金屬層包括TiN、TaN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 與WN其中之一。
  20. 如申請專利範圍第16項所述之半導體裝置之製造方法，其中該第二金屬層係為包括TiN與WN之一多重金屬膜層。
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