KR20210057201A - 금속 기반 전구체들과 함께 ald(atomic layer deposition) 프로세스들을 사용하는 nmos(n-type metal oxide semiconductor) 금속 게이트 재료들을 위한 방법들 및 장치 - Google Patents

금속 기반 전구체들과 함께 ald(atomic layer deposition) 프로세스들을 사용하는 nmos(n-type metal oxide semiconductor) 금속 게이트 재료들을 위한 방법들 및 장치 Download PDF

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칼라 베르날 라모스
이시옹 양
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Abstract

NMOS 게이트 전극과 같은 반도체 구조를 형성하기 위한 방법들 및 장치가 설명된다. 방법들은, 하이-k 유전체 층의 제1 표면 상부에, 제1 표면을 갖는 제1 캡핑 층을 증착하는 단계; 및 제1 캡핑 층의 제1 표면 상부에, 제1 표면을 갖는 적어도 하나의 금속 층을 증착하는 단계를 포함할 수 있고, 이러한 적어도 하나의 금속 층은 티타늄 알루미늄 실리사이드 재료를 포함한다. 일부 방법들은, 옥사이드 층을 제거하기에 충분한 양의 금속 클로라이드와 제1 캡핑 층을 접촉시킴으로써, 제1 캡핑 층의 제1 표면으로부터 옥사이드 층을 제거하는 단계를 포함한다. 티타늄 알루미늄 실리사이드 재료를 증착하기 위한 일부 방법들은 350 내지 400 ℃의 온도에서 수행되는 원자 층 증착 프로세스에 의해 수행된다.

Description

금속 기반 전구체들과 함께 ALD(ATOMIC LAYER DEPOSITION) 프로세스들을 사용하는 NMOS(N-TYPE METAL OXIDE SEMICONDUCTOR) 금속 게이트 재료들을 위한 방법들 및 장치
[0001] 본 개시내용의 실시예들은 일반적으로, 전자 디바이스 프로세싱에 관한 것으로, 더욱 상세하게는, 금속-함유 재료들을 위한 기상 증착 프로세스들 및 티타늄 알루미늄 실리사이드 필름들의 통합식 증착에 의한 이러한 금속-함유 재료들의 조성(composition)들에 관한 것이다.
[0002] 금속 게이트/하이(high)-k 스택들은, 10 nm 및 이를 능가하는 기술 노드에서의 금속-옥사이드-반도체 전계-효과-트랜지스터(MOSFET; metal-oxide-semiconductor field-effect-transistor)들에서 점점 더 많이 사용되고 있지만, 본 발명자들은 많은 난제들이 기술분야에 남아 있다는 것을 관찰했다. 특히, 모바일 디바이스들, 인터넷 및 머신 러닝의 급속한 성장은 저 전력 소비량을 갖는 더욱 진보한 노드들(n < 10 nm)에 대해 더 큰 트랜지스터 기술 성능을 요구하고 있다. 이는, 칩 상의 트랜지스터 밀도를 증가시키면서 하나 이상의 트랜지스터들의 사이즈를 줄이기 위해 무어의 법칙의 지속을 필요로 한다. 현재, 티타늄 알루미늄(TiAl)이 산업계에서 n-타입 금속-옥사이드-반도체 전계-효과-트랜지스터들(NMOS 트랜지스터)을 위한 저 일함수 금속 게이트 재료로서 폭넓게 사용된다. 그러나, 본 발명자들은, 얇은 티타늄 알루미늄(TiAl)으로 n-타입 전계-효과-트랜지스터(NFET; n-type field-effect-transistors) 디바이스들의 임계 전압이 문제적으로 높아서 트랜지스터들의 추가적인 스케일링 다운(scaling down)을 막는다는 것을 관찰했다.
[0003] 필요한 것은, 저 전력 소비량을 갖는 10 나노미터 미만의 노드들에서 사용하기에 적절한 n-타입 트랜지스터들에서 사용하기에 적절한 재료이다.
[0004] 반도체 구조들 뿐만 아니라, 그러한 반도체 구조들, 예컨대, NMOS 게이트 전극을 형성하기 위한 방법들 및 장치가 본원에서 제공된다. 일부 실시예들에서, 반도체 구조를 형성하기 위한 방법은, 하이-k 유전체 층의 제1 표면 상부에, 제1 표면을 갖는 제1 캡핑(capping) 층을 증착하는 단계; 및 제1 캡핑 층의 제1 표면 상부에, 제1 표면을 갖는 금속 층을 증착하는 단계를 포함하고, 적어도 하나의 금속 층은 티타늄 알루미늄 실리사이드 재료를 포함한다.
[0005] 일부 실시예들에서, 하이-k 유전체 재료를 처리하는 방법은, 하이-k 유전체 층 상부에 제1 표면을 갖는 제1 캡핑 층을 증착하는 단계; 제1 캡핑 층의 제1 표면 상부에 하나 이상의 금속 일함수 층들을 증착하는 단계 ―하나 이상의 금속 일함수 층들은 티타늄 알루미늄 실리사이드(TiAlSi)를 포함함―; 하나 이상의 금속 일함수 층들 상부에 제2 캡핑 층을 증착하는 단계; 및 선택적으로, 제2 캡핑 층 상부에 제2 금속 층을 증착하는 단계를 포함한다.
[0006] 일부 실시예들에서, NMOS 게이트 전극은, 하이-k 유전체 층의 제1 표면 상부의, 제1 표면을 갖는 제1 캡핑 층; 및 제1 캡핑 층의 제1 표면 상부의 금속 일함수 층을 포함하고, 금속 일함수 층은 티타늄, 알루미늄 및 실리콘 재료를 포함한다.
[0007] 일부 실시예들에서, 본 개시내용은 비-일시적 컴퓨터 판독가능 매체에 관한 것이고, 비-일시적 컴퓨터 판독가능 매체는, 실행될 때, 반도체 구조를 형성하는 방법을 유발하는 명령들을 저장하고 있으며, 방법은, 하이-k 유전체 층의 제1 표면 상부에, 제1 표면을 갖는 제1 캡핑 층을 증착하는 단계; 및 제1 캡핑 층의 제1 표면 상부에, 제1 표면을 갖는 금속 층을 증착하는 단계를 포함하고, 금속 층은 티타늄 알루미늄 실리사이드 재료를 포함한다.
[0008] 본 개시내용의 다른 그리고 추가적인 실시예들은 아래에서 설명된다.
[0009] 위에서 간략히 요약되고 아래에서 더욱 상세히 논의되는 본 개시내용의 실시예들은, 첨부된 도면들에 도시된 개시내용의 예시적인 실시예들을 참조하여 이해될 수 있다. 그러나, 첨부된 도면들은 본 개시내용의 통상적인 실시예들만을 예시하며, 그러므로 범위를 제한하는 것으로 간주되지 않아야 하는데, 이는 본 개시내용이 다른 동일하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0010] 도 1은 본 개시내용의 일부 실시예들에 따른, 반도체 디바이스를 형성하는 방법의 흐름도이다.
[0011] 도 2a-도 2e는 본 개시내용의 일부 실시예들에 따른, 도 1의 프로세싱 시퀀스의 상이한 스테이지들 동안의 기판의 예시적인 단면도들이다.
[0012] 도 3은, 본 개시내용에 따른 방법들을 수행하고 디바이스들을 형성하기에 적절한 디바이스이다.
[0013] 도 4는 본 개시내용의 NMOS 게이트 전극이다.
[0014] 도 5는 본 개시내용의 일부 실시예들에 따른, 하이-k 유전체 재료를 처리하는 방법의 흐름도이다.
[0015] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 도면들은 실척대로 그려지지 않으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 엘리먼트들 및 특징들은 유익하게, 추가적인 언급 없이, 다른 실시예들에 통합될 수 있다.
[0016] 본 개시내용의 실시예들은 반도체 구조들, 및 반도체 구조들을 형성하는 방법들을 제공한다. 실시예들에서, 기상 증착 기법들을 사용하는, 반도체 기판들 상의 티타늄 알루미늄 실리사이드 재료의 증착 방법들이 개시된다. 예컨대, 일부 실시예들에서, 반도체 구조를 형성하는 방법은, 하이-k 유전체 층의 제1 표면 상부에, 제1 표면을 갖는 제1 캡핑 층을 증착하는 단계; 및 제1 캡핑 층의 제1 표면 상부에, 제1 표면을 갖는 금속 층을 증착하는 단계를 포함하고, 금속 층은 티타늄 알루미늄 실리사이드 재료를 포함한다. 본 개시내용의 실시예들은, 기판 위에 하나 이상의 n-금속 일함수 재료들 또는 층들을 형성하기 위한 방법들을 제공하고, 이러한 하나 이상의 n-금속 일함수 재료들 또는 층들은 유리하게는, 저 전력 소비량으로 NMOS 게이트 전극을 형성하기에 적절한 저 비저항을 갖는 티타늄 알루미늄 실리사이드 재료를 포함한다. 티타늄 알루미늄 실리사이드 재료의 알루미늄 함량은, 티타늄 알루미늄 실리사이드 재료의 일함수를 튜닝하기 위해 변화될 수 있다. 본 개시내용에 따른 튜닝된 일함수는, 반도체 디바이스에서 원하는 임계 전압(Vt)을 획득하기에 적절할 수 있다. 본 개시내용의 실시예들은 유리하게는, 원자 층 증착(ALD; atomic layer deposition) 프로세스들을 사용하여 형성될 수 있고, 추가적인 프로세싱을 겪을 수 있는 디바이스들 내에서 사용될 수 있다. 일부 실시예들에서, 본 개시내용의 방법들은 유리하게는, 10 nm 및 이를 능가하는 기술 노드에서의 핀 전계-효과 트랜지스터(FinFET; fin field-effect transistor)들에서 사용하기에 적절한 원하는 또는 미리 결정된 n-일함수를 갖는 필름과 같은 n-금속 일함수 티타늄 알루미늄 실리사이드 재료를 제공한다. 실시예들에서, 본 개시내용의 n-금속 필름의 원하는 일함수는 미리 결정된다. 예컨대, 본 개시내용의 n-금속 필름의 원하는 일함수는 15 옹스트롬(Å) 두께에서 4.25 eV 미만이 되도록 목표가 정해질 수 있다.
[0017] 도 1은 금속 층을 형성하기 위한 방법(100)의 흐름도이며, 여기서, 금속 층은 본 개시내용의 실시예들에 따른 티타늄 알루미늄 실리사이드 재료를 포함한다. 방법(100)은 도 2a-도 2e에 묘사되는, 티타늄 알루미늄 실리사이드 재료를 포함하는 금속 층을 증착하는 스테이지들에 대하여 아래에서 설명되며, 예컨대, 도 3의 프로세스 챔버(16)와 같은 적절한 프로세스 챔버에서 수행될 수 있다. 본원에서 개시되는 방법들을 수행하기 위해 사용될 수 있는 예시적인 프로세싱 시스템들은 캘리포니아주 산타클라라의 Applied Materials, Inc.로부터 상업적으로 입수가능한 ENDURA®, CENTURA® 또는 PRODUCER® 브랜드의 프로세싱 시스템들 중 임의의 프로세싱 시스템을 포함(그러나, 이에 제한되지는 않음)할 수 있다. 적절한 클러스터 툴들 및 프로세스 챔버들의 비-제한적인 예들은 2008년 7월 29일자로 Lai 등에 발행된 공동-소유의 미국 특허 번호 제7,405,158호에서 개시된다. 다른 제조업체들로부터 입수가능한 프로세스 챔버들을 포함하는 다른 프로세스 챔버들이 또한, 본원에서 제공되는 교시들과 관련하여 적절하게 사용될 수 있다.
[0018] 방법(100)은 통상적으로, 프로세스 챔버, 이를테면, 원자 층 증착과 같은 순환식(cyclical) 증착을 수행하기에 적절한 프로세스 챔버의 프로세싱 볼륨에 제공되는 기판(200)에 대해 수행된다. 도 1에 도시되지 않지만, 실시예들에서, 프로세싱될 기판(200)이 먼저, 순환식 증착을 수행할 수 있는 프로세스 챔버(16) 내로 로딩되어 이 프로세스 챔버(16) 내에 포지셔닝되고, 프로세스 조건들이 조정된다. 일부 실시예들에서, 도 2a에 도시된 바와 같이, 기판(200)은 제1 표면(205), 및 기판(200)의 제1 표면(205) 상부의 하이-k 유전체 층(210)을 포함한다. 하이-k 유전체 층(210)은 제1 표면(212)을 갖는다. 다음의 설명이 도 2a-도 2e에 도시된 바와 같은 실질적으로 평면인 기판(200)에 대하여 행해지지만, 일부 실시예들에서, 기판(200)은 하나 이상의 피처(feature)들(이를테면, 복수의 트렌치들, 비아들 등)(도 2a-도 2e에 도시되지 않음)을 포함할 수 있다.
[0019] 기판(200)은 임의의 적절한 기판일 수 있다. 예컨대, 기판(200)은 실리콘(Si), 실리콘 옥사이드(SiO2) 등 중 하나 이상을 포함할 수 있다. 실시예들에서, 기판(200)은 옥사이드 기판이다. 실시예들에서, 기판(200)은 유전체 층 또는 유전체 기판을 포함할 수 있다. 예컨대, 로우(low)-k 재료(예컨대, 실리콘 옥사이드 미만의 유전 상수 또는 약 3.9 미만의 유전 상수를 갖는 재료) 등이 본원에서 사용하기에 적절할 수 있다. 그 외에도, 기판(200)은 재료들의 부가적인 층들을 포함할 수 있거나, 또는 기판(200)에 또는 기판(200) 상에 형성된 하나 이상의 완성된 또는 부분적으로 완성된 구조들 또는 디바이스들(도시되지 않음)을 가질 수 있다. 실시예들에서, 기판(200)은, 예컨대, 도핑된 또는 도핑되지 않은 실리콘 기판, Ⅲ-Ⅴ 화합물 기판, 실리콘 게르마늄(SiGe) 기판, 에피-기판, SOI(silicon-on-insulator) 기판, 디스플레이 기판, 이를테면, LCD(liquid crystal display), 플라즈마 디스플레이, EL(electro luminescence) 램프 디스플레이, LED(light emitting diode) 기판, 솔라 셀 어레이, 솔라 패널 등일 수 있다. 일부 실시예들에서, 기판(200)은 반도체 웨이퍼일 수 있다. 실시예들에서, 기판(200)은 옥사이드 기판, 유전체 기판 또는 이들의 조합들이다. 기판(200)은 임의의 특정 사이즈 또는 형상으로 제한되지 않는다. 기판(200)은 특히 200 mm 직경, 300 mm 직경, 또는 450 mm와 같은 다른 직경들을 갖는 둥근(round) 웨이퍼일 수 있다. 기판(200)은 또한, 평판 디스플레이들의 제작시 사용되는 다각형 유리 기판과 같은 임의의 다각형, 정사각형, 직사각형, 만곡형 또는 다른 비-원형 워크피스(non-circular workpiece)일 수 있다.
[0020] 실시예들에서, 하이-k 유전체 층(210)이 기판(200)의 제1 표면(205) 상에 증착될 수 있다. 실시예들에서, 하이-k 유전체 층(210)은 n-타입 디바이스에서 사용하기에 적절하다. 하이-k 유전체 층(210)은, 필름을 형성하기 위해, 기술분야에서 알려진 임의의 증착 수단에 의해, 미리 결정된 두께로 증착될 수 있다. 실시예들에서, 하이-k 유전체 층(210)은 하프늄(Ⅳ) 옥사이드(HfO2), 지르코늄 디옥사이드(ZrO2), 알루미늄 옥사이드(Al2O3), 바륨 스트론튬 티타네이트(BST), 납 지르코네이트 티타네이트(PZT), 지르코늄 실리케이트(ZrSiO2), 하프늄 실리콘 디옥사이드(HfSiO2), 탄탈럼 디옥사이드(TaO2) 등과 같은 높은 유전 상수들을 갖는 재료(하이-k 재료들은 4.0을 초과하는 유전 상수들을 가짐)로 만들어진다. 실시예들에서, 적절한 하이-k 유전체 층들은 1 내지 3 나노미터, 이를테면, 약 2.5 나노미터의 양(amount)의 두께를 갖는 박막을 형성하기 위해 원자 층 증착에 의해 성장된 하이-k 옥사이드들을 포함한다.
[0021] 도 1의 120 및 도 2b를 참조하면, 방법(100)은, 하이-k 유전체 층(210)의 제1 표면(212) 상부에, 제1 표면(225)을 갖는 제1 캡핑 층(220)을 증착하는 단계를 포함한다. 실시예들에서, 제1 캡핑 층은 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)와 같은 임의의 적절한 증착 기법에 의해 증착된 n-타입 디바이스에서 사용하기에 적절한 재료이다. 실시예들에서, 제1 캡핑 층(220)은 티타늄 나이트라이드(TiN) 또는 탄탈럼 나이트라이드(TaN)로 형성된다. 실시예들에서, 제1 캡핑 층(220)은 5 내지 20 옹스트롬, 이를테면, 약 10 옹스트롬의 두께로 증착된다. 실시예들에서, 제1 캡핑 층은 트랜지스터 디바이스의 성능에 영향을 미칠 수 있다. 예컨대, 제1 캡핑 층이 너무 많은 산소(O)를 함유하거나, 또는 제1 캡핑 층(220)의 제1 표면(225) 상부에 옥사이드 층 또는 천연(native) 옥사이드 층(도시되지 않음)을 포함하면, 게이트 전극을 포함하는 트랜지스터 디바이스의 임계 전압은 부정적인 영향을 받을 수 있다. 125에 도시된 바와 같이, 제1 캡핑 층(220)의 제1 표면(225) 상에 배치된 임의의 옥사이드 층을 제거하기에 충분한 양의 금속 클로라이드와 제1 캡핑 층(220)을 접촉시켜 제1 캡핑 층(220)을 처리함으로써, 본 발명자들은, 트랜지스터 디바이스의 임계 전압이 긍정적인 영향을 받는다는 것을 밝혀 냈다. 예컨대, 제1 금속 층을 증착하기 전에, 실시예들은, 제1 캡핑 층(220)의 제1 표면(225)으로부터 옥사이드 층을 제거하는 것을 포함한다. 본 개시내용에 따라 사용하기에 적절한 금속 할라이드들의 비-제한적인 예들은 탄탈럼 클로라이드, 니켈 클로라이드, 텅스텐 클로라이드, 텅스텐 옥시테트라클로라이드, 하프늄 클로라이드, 알루미늄 클로라이드 및 이들의 조합들을 포함한다. 실시예들에서, 금속 클로라이드들은, 제1 캡핑 층(220)의 제1 표면(225) 상에 배치된 천연 옥사이드 층과 같은 옥사이드 층을 제거하기에 충분한 조건들 하에서 제1 캡핑 층(220)의 제1 표면(225)과 접촉된다. 실시예들에서, 금속 클로라이드들은, 1 초 내지 600 초의 지속기간 동안, 1 내지 20 Torr의 압력에서, 300 ℃ 내지 450 ℃ 범위의 온도에서 제1 캡핑 층(220)의 제1 표면(225)과 접촉된다. 실시예들에서, 제1 캡핑 층은 약 5 내지 15 옹스트롬의 두께로 증착된다.
[0022] 도 1의 130 및 도 2c를 참조하면, 방법(100)은, 제1 캡핑 층(220)의 제1 표면(225) 상부에, 제1 표면(235)을 갖는 금속 층(230)을 증착하는 단계를 포함하며, 여기서, 금속 층은 티타늄, 알루미늄 및 실리콘, 이를테면, TiAlSi 합금을 포함한다. 금속-함유 층은 예컨대 금속 또는 금속 티타늄 알루미늄 실리사이드 재료일 수 있다. 실시예들에서, 금속 층은 30 내지 50 원자%, 또는 40 내지 50 원자%의 양의 티타늄, 1 내지 15 원자%의 양의 알루미늄, 그리고 20 내지 40 원자%의 양의 실리콘을 포함한다. 실시예들에서, 티타늄 알루미늄 실리사이드 재료는 1-10%의 탄소를 포함한다. 실시예들에서, 금속 층은 약 10 내지 50 옹스트롬의 두께를 갖는 TiAlSi 합금이다. 실시예들에서, 금속 층은, 고체-상태 화합물로서 실리콘, 알루미늄 및 티타늄을 포함하는 화합물을 포함하거나 또는 이러한 화합물로 구성된다. 실시예들에서, 고체-상태 화합물은, 내부에 실리콘을 포함하는 고체-상태 화합물을 형성하는 금속 합금과 같은 금속 간 재료(intermetallic material)를 특징으로 할 수 있으며, 화합물이 순서화된 결정질 구조를 가져서, 2 개 이상의 원자들의 포지션이 결정되며 무작위가 아니다.
[0023] 프로세스(130) 동안, 도 2c의 기판(200)은 도 3의 프로세스 챔버(16) 내에서 초기 증착 온도로 가열된다. 기판(200)은 약 350 ℃ 내지 약 470 ℃, 약 400 ℃ 내지 약 450 ℃ 범위 내의 온도로 가열될 수 있다. 그런 다음, 하이-k 유전체 층(210) 및 제1 캡핑 층(220)을 포함하는 기판(200)은, 상부에 티타늄, 알루미늄 및 실리콘(TiAlSi) 층을 형성하기에 충분한 전구체들과 접촉된다. 실시예들에서, 전구체 특성은 유리한 증기압을 갖는 것이다. 증착 전구체들은 주위 온도 및 압력에서 가스, 액체 또는 고체 상태들을 가질 수 있다. 그러나, 프로세스 챔버(16) 내에서, 전구체들은 가스로서 휘발될 수 있다. 프로세스 챔버(16)는 약 1 mTorr 내지 약 100 Torr, 약 1 Torr 내지 약 10 Torr, 또는 약 2 Torr 내지 약 5 Torr 범위 내에서 가압되는 제어된 환경을 갖는다. 전구체들은 보통, 프로세스 챔버 내로의 전달 전에, 이를테면 약 실온 내지 약 200 ℃의 온도에서 가열된다.
[0024] 실시예들에서, 기판(200)은 후속하여, 제1 캡핑 층(220) 상에, 본원에서 설명되는 티타늄, 알루미늄 및 실리콘, 또는 TiAlSi 합금의 단층(monolayer)을 형성하기 위해, ALD 시퀀스로 티타늄 전구체 함유 가스, 알루미늄 전구체 함유 가스 및 실리콘 함유 가스에 노출된다. 퍼지 가스가 또한, 증착 사이클들 사이에 또는 증착 사이클들 동안 프로세싱 챔버(16)를 퍼징하기 위해 사용될 수 있다. 캐리어 가스 및 퍼지 가스는 아르곤, 질소, 수소, 헬륨, 형성 가스(forming gas)(N2/H2) 또는 이들의 조합들 중 하나 이상일 수 있다. 하나의 ALD 실시예에서, 전구체 가스들이 프로세스 챔버를 통해 순차적으로 펄싱되는(pulsed) 동안, 퍼지 가스는 이 프로세스 챔버를 통해 연속적으로 순환된다. 실시예들에서, 펄싱되는 전구체 가스들은 시간적으로 분리된다.
[0025] 실시예들에서, 130에서, 본 개시내용에 따른 방법은, 일함수 값이 제어되거나 또는 미리 결정될 수 있도록, 티타늄, 알루미늄 및 실리콘의 필름 조성과 같은 금속 층(230)을 형성하기 위해 층 증착(ALD)을 사용할 수 있다. 예컨대, 실시예들에서, 티타늄에 대한 전구체를 포함하는 반응성 가스가, 기판(200), 하이-k 유전체 층(210) 및 제1 캡핑 층(220)을 포함하는 워크피스와 접촉될 수 있다. 실시예에서, 금속 층(230)을 증착하는 것은 원자 층 증착에 의해 수행된다. 티타늄(Ti)의 적절한 전구체의 비-제한적인 예들은 TiCl4, TiF4, TiBr4, TiI4, TDEAT(tetrakis diethylaminotitanium), TDMAT(tetrakis dimethylaminotitanium) 및 이들의 조합들 중 하나를 포함할 수 있다. 티타늄의 전구체는, 제1 캡핑 층(220) 상에 알루미늄 단층을 형성하기에 적절한 조건들 하에서 제1 캡핑 층(220)과 접촉될 수 있다. 예컨대, 티타늄의 하나 이상의 전구체들이 반응성 가스를 포함하는 프로세스 가스에 공급될 수 있으며, 여기서, 기판(200)의 온도는 약 0.05 내지 약 20 Torr 범위의 압력에서 약 350 ℃ 내지 약 475 ℃이다. 일 실시예에서, 적어도 하나의 금속 층을 증착하는 것은 350 내지 475 ℃의 온도에서 수행된다. 실시예들에서, 티타늄(Ti)의 조성은 사이클들 각각의 수, 펄스 지속기간 및/또는 전구체 가스 내의 티타늄의 농도에 의해 제어될 수 있다. 실시예들에서, 티타늄은 TiAlSi의 금속 층(230)을 형성하기에 충분한 양으로 전구체 가스에 제공되며, 여기서, 금속 층은 30 내지 50 원자%의 양의 티타늄을 포함한다.
[0026] 실시예들에서, ALD 증착에서의 반응성 가스는 알루미늄에 대한 전구체를 포함할 수 있다. 실시예들에서, 알루미늄의 전구체는, 기판(200), 하이-k 유전체 층(210) 및 제1 캡핑 층(220)을 포함하는 워크피스와 접촉될 수 있다. 알루미늄의 적절한 전구체의 비-제한적인 예들은 AlCl3 및 TMA[Al(CH3)3], 트리에틸알루미늄(Al2Et6, (AlEt3)2 또는 TEA), 디메틸알루미늄 하이드라이드(DMAH), 트리테르티아리부틸 알루미늄(TTBA), 알루미늄 하이드라이드(AlH3) 및 이들의 조합들 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 증착된 재료들에 알루미늄을 포함시키기 위해, 수소-기반 플라즈마 또는 수소 가스로 형성된 플라즈마가 사용될 수 있다. 실시예들에서, 알루미늄의 전구체는, 제1 캡핑 층(220) 상에 알루미늄 단층을 형성하기에 적절한 조건들 하에서 제1 캡핑 층(220)과 접촉될 수 있다. 예컨대, 알루미늄의 하나 이상의 전구체들이 반응성 가스를 포함하는 프로세스 가스에 공급될 수 있으며, 여기서, 기판의 온도는 약 0.05 내지 약 20 Torr 범위의 압력에서 약 350 ℃ 내지 약 475 ℃이다. 일부 실시예들에서, 알루미늄(Al)의 조성은 사이클들 각각의 수, 펄스 지속기간 및/또는 전구체 가스 내의 알루미늄의 농도에 의해 제어될 수 있다. 실시예들에서, 알루미늄은 TiAlSi의 금속 층(230)을 형성하기에 충분한 양으로 전구체 가스에 제공되며, 여기서, 금속 층은 1 내지 15 원자%, 또는 실시예들에서 1 내지 10 원자%의 양의 알루미늄을 포함한다.
[0027] 실시예들에서, ALD 증착에서의 반응성 가스는 실리콘에 대한 전구체를 포함할 수 있다. 실시예들에서, 실리콘에 대한 전구체는 실리콘-함유 반응성 가스를 포함하며, 실리사이드들과 같은 실리콘-함유 재료 증착들에 사용될 수 있다. 실리콘-함유 전구체들은 실란들 및 유기 실란들을 포함한다. 실란들은 실란(SiH4), 및 실험식 SixH(2x+2)를 갖는 고차 실란(higher silane)들, 이를테면, 디실란(Si2H6), 트리실란(Si3H8) 및 테트라실란(Si4H10) 뿐만 아니라 다른 것들을 포함할 수 있다. 유기 실란들은 실험식 RySixH(2x+2-y)를 갖는 화합물들을 포함하며, 여기서, R은 독립적으로 메틸, 에틸, 프로필 또는 부틸, 이를테면, 메틸실란((CH3)SiH3), 디메틸실란((CH3)2SiH2), 에틸실란((CH3CH2)SiH3), 메틸디실란((CH3)Si2H5), 디메틸디실란((CH3)2Si2H4), 헥사메틸디실란((CH3)6Si2), 트리스(디메틸아미노)실란(TDMAS) 및 이들의 조합들이다. 실시예들에서, 실리콘의 전구체는, 제1 캡핑 층(220) 상에 실리콘 단층을 형성하기에 적절한 조건들 하에서 제1 캡핑 층(220)과 접촉될 수 있다. 예컨대, 실리콘의 하나 이상의 전구체들이 반응성 가스를 포함하는 프로세스 가스에 공급될 수 있으며, 여기서, 기판의 온도는 약 0.05 내지 약 20 Torr 범위의 압력에서 약 350 ℃ 내지 약 475 ℃이다. 실리콘(Si)의 조성은 사이클들 각각의 수, 펄스 지속기간 및/또는 전구체 가스 내의 실리콘의 농도에 의해 제어될 수 있다. 실시예들에서, 실리콘은 TiAlSi의 금속 층(230)을 형성하기에 충분한 양으로 전구체 가스에 제공되며, 여기서, 금속 층은 30 내지 40 원자%의 양의 실리콘을 포함한다.
[0028] 일부 실시예들에서, 하나 이상의 금속 일함수 층들은, 적어도 하나의 티타늄 할라이드 전구체, 적어도 하나의 알루미늄 전구체 및 적어도 하나의 실란 전구체를 반응시킴으로써 증착될 수 있다.
[0029] 전구체를 사용하여 티타늄, 알루미늄 및 실리콘 필름이 증착되는 사이클들 사이의 시간 동안, 위에서 설명된 퍼지 가스가 사용될 수 있다. 그 외에도, 증착된 필름의 함량은, 예컨대, 티타늄, 알루미늄 또는 실리콘 또는 이들의 조합들의 하나 이상의 전구체들의 펄스 시간을 늘이거나 또는 줄임으로써 제어될 수 있다. 실시예들에서, 130에서 금속 층들을 증착하는 단계는 적어도 하나의 금속 층을 증착하는 단계를 포함하고, 이러한 적어도 하나의 금속 층을 증착하는 단계는, 티타늄 알루미늄 실리사이드(TiAlSi) 재료를 형성하기 위해 제1 티타늄 단층, 제1 알루미늄 단층 및 제1 실리콘 단층을 순환식으로 증착하는 단계를 포함한다. 실시예들에서, ALD 사이클들은 미리 결정된 두께의 TiAlSi 층을 형성하기 위해 예컨대 100 내지 1000 회 이상 반복될 수 있다. 실시예들에서, TiAlSi 재료는 30 내지 50 원자%, 또는 40 내지 50 원자%의 양의 티타늄, 1 내지 10 원자%의 양의 알루미늄, 그리고 20 내지 40 원자%의 양의 실리콘을 포함한다. 실시예들에서, TiAlSi 재료는 20 내지 40 원자% 실리콘을 포함한다. 실시예들에서, 5 내지 10 원자%의 양의 탄소가 금속 층에 존재할 수 있다. 실시예들에서, TiAlSi는 실질적으로 순수할 수 있다(0.001% 미만의 불순물들을 가짐).
[0030] 실시예들에서, 130에서 금속 층을 증착하는 단계는 하나 이상의 금속 일함수 층들을 증착하는 단계를 포함하고, 이러한 하나 이상의 금속 일함수 층들을 증착하는 단계는, a) 제1 캡핑 층 상에 제1 단층을 형성하기 위해 프로세싱 챔버 내로 티타늄 할라이드와 같은 금속 할라이드 전구체를 도입하고; b) 퍼지 가스를 사용하여 금속 할라이드 전구체를 퍼징하고; c) 제1 캡핑 층 상에 제2 단층을 형성하기 위해 적어도 하나의 알루미늄 전구체를 도입하고; d) 퍼지 가스를 사용하여 알루미늄 전구체를 퍼징하고; 그리고 e) 제1 캡핑 표면 상에 제3 단층을 형성하기 위해 적어도 하나의 실란 전구체를 도입하는, 하나 이상의 순차적인 사이클들을 포함하며, 여기서, a) 내지 e)는 제1 캡핑 층 상부에 티타늄 알루미늄 실리사이드 층을 형성한다. 실시예들에서, 그 후에, f) 퍼지 가스가 적용될 수 있으며; 그리고 미리 결정된 두께의 TiAlSi 층을 획득하기 위해, 사이클(a-f)은 1 내지 100 회 이상 반복될 수 있다.
[0031] 도 1의 140 및 도 2d를 참조하면, 방법(100)은, 선택적으로, 금속 층(230)의 제1 표면(235) 상부에, 제1 표면(245)을 갖는 제2 캡핑 층(240)을 증착하는 단계를 포함한다. 실시예들에서, 금속 층의 제1 표면 상부에 제2 캡핑 층을 증착하는 단계에서, 제2 캡핑 층은 n-타입 금속 재료이다. 실시예들에서, 제2 캡핑 층은 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)와 같은 임의의 적절한 증착 기법에 의해 증착된 n-타입 디바이스에서 사용하기에 적절한 재료이다. 실시예들에서, 제2 캡핑 층은 티타늄 나이트라이드(TiN) 또는 탄탈럼 나이트라이드(TaN)로 형성된다. 실시예들에서, 제2 캡핑 층(240)은 5 내지 20 옹스트롬, 이를테면, 약 10 옹스트롬의 두께로 증착된다.
[0032] 도 1의 150 및 도 2e를 참조하면, 방법(100)은, 선택적으로, 제2 캡핑 층(240)의 제1 표면(245) 상에 게이트 충전 재료를 증착하는 단계를 포함한다. 실시예들에서, 게이트 충전 재료는 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)와 같은 임의의 적절한 증착 기법에 의해 증착된 n-타입 디바이스에서 사용하기에 적절한 재료이다. 실시예들에서, 게이트 충전 재료는 텅스텐, 티타늄, 또는 n-타입 트랜지스터에서 사용하기에 적절한 다른 금속으로 형성된다. 실시예들에서, 게이트 충전 재료는 20 옹스트롬 내지 2 또는 3 나노미터의 두께로 증착된다. 실시예들에서, 금속 층(230) 및 금속 게이트 충전 재료(250)는, 게이트 전극과 같은 디바이스에 대해 원해지는 개개의 전도도에 따라 동일한 또는 상이한 재료일 수 있다. 예컨대, 일함수 재료와 상이한 금속 게이트 충전 재료(250)가 사용되면, 금속 게이트 충전 재료(250)는, 금속 또는 금속 합금과 같은 전기 전도성 재료를 포함할 수 있다. 금속 게이트 충전 재료(250)로서 사용하기 위한 금속 또는 금속 합금의 비-제한적인 예들은 텅스텐, 알루미늄, 구리, 코발트 및 이들의 조합들, 그리고 텅스텐, 알루미늄, 구리, 코발트 및 이들의 조합들의 합금들의 그룹으로부터의 재료들을 포함한다.
[0033] 일부 실시예들에서, 사용되는 금속 게이트 충전 재료(250)는 일함수 재료와 동일하거나 또는 실질적으로 동일하며, 금속 게이트 충전 재료(250)는 본원에서 설명되는 티타늄, 알루미늄, 실리콘 재료들, 이를테면, TiAlSi를 포함할 수 있고 본원에서 설명되는 프로세스들에 의해 증착될 수 있다. 대안적으로, 일부 실시예들에서, 금속 층(230)(이를테면, 일함수 재료 층) 및 금속 게이트 충전 재료(250)는 양자 모두, 본원에서 설명되는 재료들로부터 선택되는 상이한 재료들일 수 있다. 일 실시예에서, 고 유전 상수 재료는 하프늄 옥사이드를 포함하거나 또는 하프늄 옥사이드로 구성되고, 일함수 재료로서 적절한 금속 층(230)은 TiAlSi를 포함할 수 있거나 또는 TiAlSi로 구성될 수 있으며, 게이트 충전 재료는 텅스텐일 수 있다. 실시예들에서, 게이트 충전 재료는 일함수 재료 층 또는 금속 층(230)의 비저항보다 작거나 같은 비저항을 가져야 한다.
[0034] 도 3을 참조하면, 단일 프로세스 챔버에 금속 층(230)을 포함하는, 본 개시내용의 층을 형성하기에 적절한 프로세스 챔버(16)가 도시된다. 실시예들에서, 프로세스 챔버(16)는 CVD 모드 및 순환식 증착 모드(ALD) 둘 모두에서 동작하도록 구성될 수 있다. 그러한 챔버의 일 예는, 2001년 12월 12일에 출원되고 Applied Materials에 양도된, Lid Assembly for a Processing System to Facilitate Sequential Deposition Techniques란 명칭의 미국 특허 번호 제6,878,206호에서 설명된다. 도 3을 참조하면, 웨이퍼를 지지하기에 적절한 지지 샤프트(48a)에 연결된 지지 페데스탈(48)을 포함하는 히터/리프트 조립체(46)가 프로세스 챔버(16) 내에 배치된다. 지지 페데스탈(48)은, 리드(lid) 조립체(20)가 폐쇄 포지션에 있을 때 지지 샤프트(48a)와 리드 조립체(20) 사이에 포지셔닝된다. 지지 샤프트(48a)는 하우징(14)에 형성된 통로를 통해 리드 조립체(20)로부터 멀어지게 지지 페데스탈(48)로부터 연장된다. 지지 샤프트(48a)와 하우징(14) 사이로부터 프로세스 챔버(16) 내로의 누출을 방지하기 위해, 리드 조립체(20)에 대향하게 배치된 하우징(14)의 부분에 벨로우즈(50)가 부착된다. 히터/리프트 조립체(46)는, 지지 페데스탈(48)과 리드 조립체(20) 사이의 거리가 제어될 수 있도록 프로세스 챔버(16) 내에서 수직으로 이동될 수 있다. 센서(도시되지 않음)가 프로세스 챔버(16) 내의 지지 페데스탈(48)의 포지션에 관한 정보를 제공한다.
[0035] 지지 페데스탈(48)은, 지지 페데스탈(48)의 온도를 모니터링하기 위해 사용될 수 있는 내장형 열전대(50a)를 포함한다. 예컨대, 열전대(50a)로부터의 신호가, 전력원(52)에 의해 히터 엘리먼트(52a)에 인가되는 전력을 제어하기 위해 피드백 루프에서 사용될 수 있다. 히터 엘리먼트(52a)는, 지지 페데스탈(48)의 온도를 제어하기 위해 활용되는, 지지 페데스탈(48)에 배치되거나 또는 지지 페데스탈(48)과 접촉하는 저항성 히터 엘리먼트 또는 다른 열 전달 디바이스일 수 있다. 선택적으로, 지지 페데스탈(48)은 열 전달 유체(도시되지 않음)를 사용하여 가열될 수 있다.
[0036] 지지 페데스탈(48)은, 알루미늄 나이트라이드 및 알루미늄 옥사이드(Al2O3 또는 알루미나)를 포함하는 임의의 프로세스-호환가능 재료로 형성될 수 있으며, 또한, 진공을 사용하여 지지 페데스탈(48) 상에 기판(200)(도시되지 않음)을 홀딩하도록 구성될 수 있는데, 즉, 지지 페데스탈(48)은 진공 척일 수 있다. 이를 위해, 지지 페데스탈(48)은, 지지 샤프트(48a)를 통해 라우팅되는 진공 튜브를 통해 펌프 시스템과 같은 진공 소스와 유체 연통하게 배치되는 복수의 진공 홀들(도시되지 않음)을 포함할 수 있다.
[0037] 라이너 조립체가 프로세스 챔버(16)에 배치되고, 원통형 부분(54) 및 평면 부분을 포함한다. 원통형 부분(54) 및 평면 부분은 알루미늄, 세라믹 등과 같은 임의의 적절한 재료로 형성될 수 있다. 원통형 부분(54)은 지지 페데스탈(48)을 둘러싼다. 원통형 부분(54)은 부가적으로, 프로세스 챔버(16)로부터 기판들의 출입을 가능하게 하기 위해 하우징(14)의 측벽(14b)에 배치된 슬릿 밸브 개구(44)와 정렬되는 애퍼처(60)를 포함한다.
[0038] 평면 부분은 원통형 부분(54)에 대해 횡방향으로 연장되며, 리드 조립체(20)에 대향하게 배치된 프로세스 챔버(16)의 챔버 최하부(14a)에 맞닿게 배치된다. 라이너 조립체는, 원통형 부분(54) 및 평면 부분 둘 모두와 하우징(14) 사이의 채널(58)을 정의한다. 구체적으로, 채널(58)의 제1 부분은 챔버 최하부(14a)와 평면 부분 사이에 정의된다. 채널(58)의 제2 부분은 하우징(14)의 측벽(14b)과 원통형 부분(54) 사이에 정의된다. 퍼지 가스가 채널(58) 내로 도입된다.
[0039] 펌핑 채널(62)이 리드 조립체(20)에 근접한, 프로세스 챔버(16)의 측벽들(14b)을 따라 배치된다. 펌핑 채널(62)은 복수의 애퍼처들을 포함하고, 이러한 복수의 애퍼처들 중 하나는 제1 애퍼처(62a)로서 도시된다. 펌핑 채널(62)은 도관(66)에 의해 펌프 시스템(18)에 커플링되는 제2 애퍼처(62b)를 포함한다. 스로틀 밸브(18A)가 펌핑 채널(62)과 펌프 시스템(18) 사이에 커플링된다. 펌핑 채널(62), 스로틀 밸브(18A) 및 펌프 시스템(18)은 프로세스 챔버(16)로부터의 유동의 양을 제어한다. 프로세스 챔버(16)와 연통하는 제1 애퍼처(62a)와 같은 애퍼처들의 사이즈와 수 및 포지션은, 지지 페데스탈(48) 그리고 이 지지 페데스탈(48) 상에 안착되는 경우 기판(200) 위에서 리드 조립체(20)를 빠져 나가는 가스들의 균일한 유동을 달성하도록 구성된다. 프로세스 및/또는 다른 유체들의 복수의 공급부들(68a, 68b 및 68c)은 하우징(14), 리드 조립체(20) 및 가스 매니폴드(34)를 통해 형성된 일련의 도관들(도시되지 않음)을 통해 밸브들(32a, 32b 또는 32c) 중 하나와 유체 연통한다.
[0040] 제어기(70)가 시스템(10)의 다양한 컴포넌트들의 동작들을 조절한다. 제어기(70)는 메모리, 이를테면, 랜덤-액세스 메모리(74) 및 하드 디스크 드라이브(76)와 데이터 통신하는 프로세서(72)를 포함하고, 적어도, 펌프 시스템(18), 전력원(52) 및 밸브들(32a, 32b 및 32c)과 통신한다. 랜덤-액세스 메모리(74)는, 프로세서(72)에 의해 판독될 때, 프로세스 챔버 내에서 본원에서 설명되는 구조들에 대해 본원에서 개시되는 방법들을 수행하도록 시스템(10)의 동작을 제어하는 명령들을 저장하고 있다. 일부 실시예들에서, 제어기는 하나 이상의 컴퓨터 판독가능 매체를 포함하는 컴퓨팅 디바이스를 포함한다. 컴퓨터 판독가능 매체는 일반적으로, 컴퓨팅 디바이스에 의해 검색가능한(retrievable) 정보를 저장할 수 있는 로컬로 또는 원격으로 위치되는 임의의 디바이스를 포함한다. 본 개시내용의 실시예들과 함께 사용가능한 컴퓨터 판독가능 매체의 예들은 솔리드 스테이트 메모리, 플로피 디스크들, 내부 또는 외부 하드 드라이브들, 및 광학 메모리(CD들, DVD들 등)를 포함한다. 일 실시예에서, 랜덤-액세스 메모리(274)는 컴퓨터 판독가능 매체일 수 있다. 소프트웨어 루틴들은 컴퓨팅 디바이스에 의해 실행되도록 컴퓨터 판독가능 매체에 저장될 수 있다. 소프트웨어 루틴들은, 실행될 때, 범용 컴퓨터를, 챔버 프로세스가 수행되도록 챔버 동작을 제어하는 특정 프로세스 컴퓨터로 변환한다.
[0041] 임의의 타입의 프로세스 유체가 사용될 수 있지만, 프로세스 유체들의 일 예는 위에서 설명된 전구체들이고, 선택적으로, 아르곤(Ar) 가스와 같은, 위에서 설명된 퍼지 유체이다. 질소(N2)가 또한, 퍼지 가스로서 사용될 수 있다. 챔버 압력은 위에서 설명된 압력 범위에 있을 수 있거나, 또는 1-150 Torr 또는 1-50 Torr의 범위에 있을 수 있으며, 그리고 지지 페데스탈(48)이 300 ℃ 내지 500 ℃의 범위에서 가열되어서, 기판은 설정 온도로 유지될 수 있는데, 이를테면, 기판은 350 ℃ 내지 약 470 ℃, 또는 400 ℃ 내지 약 450 ℃의 온도로 유지될 수 있다. 실시예들에서, 전구체들과 같은 프로세스 유체들은 아르곤(Ar)과 같은 캐리어 유체와 함께 프로세스 챔버(16) 내로 유동될 수 있다. 그러나, 퍼지 유체는 캐리어 유체 또는 전구체들, 산소 함유 가스 또는 반응성 가스와 상이할 수 있다.
[0042] 본 개시내용에 따른 기상 증착 실시예들에서, 방법들은, 제1 캡핑 층 상에, 위에서 설명된 TiAlSi 층(들)을 증착하기 위해 ALD(atomic layer deposition) 프로세스를 수행하는 단계를 포함한다. ALD의 하나의 사이클은, 기판을 포함하는 프로세스 챔버(16) 내로 하나 이상의 티타늄 전구체들을 유동시키는 것, 모든 프로세스 유체들을 제거하기 위해 펌핑과 같이 프로세스 챔버(16)를 퍼징하는 것, 그리고 펌핑 후에, 알루미늄 전구체 함유 가스와 같은 반응성 가스를 공급하는 것을 포함할 수 있다. 반응되지 않은 반응성 가스, 전구체들 또는 이의 부산물들을 제거하기 위해 후속 퍼지가 수행될 수 있다. 펌핑 후에, 실리콘 전구체 함유 가스와 같은 반응성 가스가 공급된다. 반응되지 않은 반응성 가스, 전구체들 또는 이의 부산물들을 제거하기 위해 후속 퍼지가 수행될 수 있다. 실시예들에서, 형성되고 있는 층이 두께, 전도도 등과 같은 원하는 특성들을 가질 때까지, ALD 시퀀스의 사이클들이 반복된다. 실시예들에서, 형성되고 있는 층이 알루미늄의 분량(quantity), 티타늄의 분량 또는 실리콘의 미리 결정된 분량과 같은 원하는 특성들을 가질 때까지, ALD 시퀀스의 사이클들이 반복된다. 일부 실시예들에서, 퍼지 가스들은 통로(73)의 하부 부분을 통해 전략적으로 전달되어서, 가스 매니폴드(34) 및 배플 플레이트로부터 세정제들을 쓸어 낼 수 있다.
[0043] 도 4는 본 개시내용의 실시예들에 따른, ALD에 의해 증착된 금속 층을 활용하는 예시적인 금속 옥사이드 게이트 디바이스(400)의 단면도를 도시한다. 예시적인 금속 옥사이드 게이트 디바이스(400)와 같은 디바이스는 일반적으로, 기판(412) 또는 기판(412)의 표면 내에 형성된 실리콘 소스/드레인 영역들(420) 그리고 스페이서들(416)에 의해 둘러싸인 노출된 금속 게이트(410)를 포함한다. 스페이서들(416)은 통상적으로, 옥사이드, 이를테면, 실리콘 디옥사이드, 또는 나이트라이드, 이를테면, 실리콘 나이트라이드를 포함한다.
[0044] 노출된 금속 게이트(410)는 하이-k 유전체 층(411), 제1 캡핑 층(414), 금속 층(415), 제2 캡핑 층(417) 및 갭 충전 층(422), 이를테면, 텅스텐 층을 포함한다. 하이-k 유전체 층(411)은 제1 캡핑 층(414)으로부터 기판(412)을 분리한다. 제1 캡핑 층(414)은 하이-k 유전체 층(411)과 금속 층(415)을 분리한다. 실시예들에서, 금속 층(415)은 본 개시내용에 따른 기법들에 의해 증착된다. 실시예들에서, 모든 층들이 ALD와 같은 순환식 증착 기법들에 의해 증착될 수 있다.
[0045] 도 5는 하이-k 유전체 재료를 처리하기 위한 방법(500)의 흐름도이며, 이 방법(500)은, 510에서, 하이-k 유전체 층 상부에 제1 표면을 갖는 제1 캡핑 층을 증착하는 단계를 포함한다. 실시예들에서, 제1 캡핑 층 및 하이-k 유전체 층은 위에서 설명된 것과 동일한 조건들 하에서 증착되는 동일한 재료들이다. 실시예들에서, 제1 캡핑 층 및 하이-k 유전체 층은 ALD와 같은 순환식 증착 기법들에 의해 증착될 수 있다. 510에서의 증착하는 단계에 후속하여, 본 개시내용의 방법은, 520에서, 제1 캡핑 층의 제1 표면 상부에 하나 이상의 금속 일함수 층들을 증착하는 단계를 포함하며, 하나 이상의 금속 일함수 층들은 티타늄 알루미늄 실리사이드(TiAlSi)를 포함한다. 실시예들에서, 하나 이상의 금속 일함수 층들은 위에서 설명된 도 2c에 도시된 금속 층(230)과 동일하다. 실시예들에서, 하나 이상의 금속 일함수 층들은, 티타늄 알루미늄 실리사이드(TiAlSi) 재료를 형성하기 위해 제1 티타늄 단층, 제1 알루미늄 단층 및 제1 실리콘 단층을 순환식으로 증착함으로써 증착된다. 실시예들에서, ALD 사이클들은, 미리 결정된 두께의 TiAlSi의 하나 이상의 금속 일함수 층들을 형성하기 위해 예컨대 1 내지 100 회 이상 반복될 수 있다. 실시예들에서, TiAlSi 금속 일함수 층은 30 내지 50 원자%의 양의 티타늄, 1 내지 15 원자%의 양의 알루미늄, 그리고 20 내지 40 원자%의 양의 실리콘을 포함한다. 실시예들에서, 하나 이상의 금속 일함수 층들은 탄소를 포함할 수 있다.
[0046] 실시예들에서, 하나 이상의 금속 일함수 층들을 증착하는 단계는, a) 제1 캡핑 층 상에 제1 단층을 형성하기 위해 프로세싱 챔버 내로 티타늄 할라이드와 같은 금속 할라이드 전구체를 도입하고; b) 퍼지 가스를 사용하여 금속 할라이드 전구체를 퍼징하고; c) 제1 캡핑 층 상에 제2 단층을 형성하기 위해 적어도 하나의 알루미늄 전구체를 도입하고; d) 퍼지 가스를 사용하여 알루미늄 전구체를 퍼징하고; 그리고 e) 제1 캡핑 표면 상에 제3 단층을 형성하기 위해 적어도 하나의 실란 전구체를 도입하는, 하나 이상의 순차적인 사이클들을 포함하며, 여기서, a) 내지 e)는 제1 캡핑 층 상부에 티타늄 알루미늄 실리사이드 층을 형성한다. 실시예들에서, 그 후에, f) 퍼지 가스가 적용될 수 있으며; 그리고 미리 결정된 두께의 TiAlSi 층을 획득하기 위해, 사이클(a-f)은 1 내지 100 회 이상 반복될 수 있다.
[0047] 도 5를 계속해서 참조하면, 본 개시내용의 일부 실시예들에 따르면, 방법(500)은, 530에서, 하나 이상의 금속 일함수 층들 상부에 제2 캡핑 층을 증착하는 단계; 및 선택적으로, 540에서, 제2 캡핑 층 상부에 제2 금속 층을 증착하는 단계를 포함한다. 방법(500)은 도 2a-도 2e에 묘사된 바와 같이 금속 층을 증착하기에 적절하며, 예컨대 적절한 클러스터 툴 및 프로세스 챔버, 이를테면, 도 3의 프로세스 챔버(16)에서 수행될 수 있다. 일부 실시예들에서, 클러스터 툴 또는 프로세스 챔버, 이를테면, 도 3의 프로세스 챔버(16)는, 하이-k 유전체 층의 제1 표면 상부에, 제1 표면을 갖는 제1 캡핑 층을 증착하도록; 그리고 제1 캡핑 층의 제1 표면 상부에, 제1 표면을 갖는 금속 층을 증착하도록 구성되고, 금속 층은 티타늄 알루미늄 실리사이드 재료를 포함한다.
[0048] 일부 실시예들에서, 본 개시내용은 비-일시적 컴퓨터 판독가능 매체에 관한 것이고, 비-일시적 컴퓨터 판독가능 매체는, 실행될 때, 반도체 구조를 형성하는 방법을 유발하는 명령들을 저장하고 있으며, 방법은, 하이-k 유전체 층의 제1 표면 상부에, 제1 표면을 갖는 제1 캡핑 층을 증착하는 단계; 및 제1 캡핑 층의 제1 표면 상부에, 제1 표면을 갖는 금속 층을 증착하는 단계를 포함하고, 금속 층은 티타늄 알루미늄 실리사이드 재료를 포함한다.
[0049] 일부 실시예들에서, 본 개시내용은 비-일시적 컴퓨터 판독가능 매체에 관한 것이고, 비-일시적 컴퓨터 판독가능 매체는, 실행될 때, 하이-k 유전체 재료를 처리하는 방법을 유발하는 명령들을 저장하고 있으며, 방법은, 하이-k 유전체 층 상부에 제1 표면을 갖는 제1 캡핑 층을 증착하는 단계; 제1 캡핑 층의 제1 표면 상부에 하나 이상의 금속 일함수 층들을 증착하는 단계 ―하나 이상의 금속 일함수 층들은 티타늄 알루미늄 실리사이드(TiAlSi)를 포함함―; 하나 이상의 금속 일함수 층들 상부에 제2 캡핑 층을 증착하는 단계; 및 선택적으로, 제2 캡핑 층 상부에 제2 금속 층을 증착하는 단계를 포함한다.
[0050] 일부 실시예들에서, 클러스터 툴 또는 프로세스 챔버, 이를테면, 도 3의 프로세스 챔버(16)는 NMOS 게이트 전극을 형성하도록 구성되고, NMOS 게이트 전극은, 하이-k 유전체 층의 제1 표면 상부의, 제1 표면을 갖는 제1 캡핑 층; 및 제1 캡핑 층의 제1 표면 상부의 금속 일함수 층을 포함하며, 금속 일함수 층은 티타늄, 알루미늄 및 실리콘 재료를 포함한다.
[0051] 일부 실시예들에서, 본 개시내용은 반도체 구조를 형성하기 위한 방법에 관한 것이고, 방법은, 하이-k 유전체 층의 제1 표면 상부에, 제1 표면을 갖는 제1 캡핑 층을 증착하는 단계; 및 제1 캡핑 층의 제1 표면 상부에, 제1 표면을 갖는 금속 층을 증착하는 단계를 포함하고, 금속 층은 티타늄 알루미늄 실리사이드 재료를 포함한다. 일부 실시예들에서, 금속 층을 증착하는 단계 전에, 옥사이드 층이 제1 캡핑 층의 제1 표면으로부터 제거된다. 일부 실시예들에서, 옥사이드 층을 제거하는 단계는, 옥사이드 층을 제거하기에 충분한 양의 금속 클로라이드와 제1 캡핑 층을 접촉시키는 단계를 포함한다. 일부 실시예들에서, 금속 층을 증착하는 단계는 350 내지 470 ℃의 온도에서 수행된다. 일부 실시예들에서, 금속 층을 증착하는 단계는 원자 층 증착에 의해 수행된다. 일부 실시예들에서, 방법들은, 금속 층의 제1 표면 상부에 제2 캡핑 층을 증착하는 단계를 더 포함하고, 제2 캡핑 층은 n-타입 금속 재료이다. 일부 실시예들에서, 제1 캡핑 층은 티타늄 나이트라이드(TiN) 또는 탄탈럼 나이트라이드(TaN)를 포함한다. 일부 실시예들에서, 적어도 하나의 금속 층을 증착하는 단계는, 티타늄 알루미늄 실리사이드(TiAlSi) 재료를 형성하기 위해 제1 티타늄 단층, 제1 알루미늄 단층 및 실리콘 단층을 순환식으로 증착하는 단계를 포함한다. 일부 실시예들에서, 금속 층은 약 10 내지 50 옹스트롬의 두께로 증착된다. 일부 실시예들에서, 제1 캡핑 층은 약 5 내지 15 옹스트롬의 두께로 증착된다. 일부 실시예들에서, 금속 층은 40 내지 50 원자%의 양의 티타늄을 포함한다. 일부 실시예들에서, 금속 층은 1 내지 10 원자% 알루미늄을 포함한다. 일부 실시예들에서, 금속 층은 30 내지 40 원자% 실리콘을 포함한다. 일부 실시예들에서, 제1 캡핑 층은 약 5 내지 15 옹스트롬의 두께를 갖는 티타늄 나이트라이드를 포함하고, 금속 층은 약 10 내지 50 옹스트롬의 두께를 갖는 TiAlSi이다.
[0052] 일부 실시예들에서, 본 개시내용은 하이-k 유전체 재료를 처리하는 방법에 관한 것이고, 방법은, 하이-k 유전체 층 상부에 제1 표면을 갖는 제1 캡핑 층을 증착하는 단계; 제1 캡핑 층의 제1 표면 상부에 하나 이상의 금속 일함수 층들을 증착하는 단계 ―하나 이상의 금속 일함수 층들은 티타늄 알루미늄 실리사이드(TiAlSi)를 포함함―; 하나 이상의 금속 일함수 층들 상부에 제2 캡핑 층을 증착하는 단계; 및 선택적으로, 제2 캡핑 층 상부에 제2 금속 층을 증착하는 단계를 포함한다. 일부 실시예들에서, 하나 이상의 금속 일함수 층들은, 적어도 하나의 티타늄 할라이드 전구체, 적어도 하나의 알루미늄 전구체 및 적어도 하나의 실란 전구체를 반응시킴으로써 증착된다. 일부 실시예들에서, 하나 이상의 금속 일함수 층들을 증착하는 단계는, a) 제1 캡핑 층 상에 제1 단층을 형성하기 위해 프로세싱 챔버 내로 금속 할라이드 전구체를 도입하고; b) 퍼지 가스를 사용하여 금속 할라이드 전구체를 퍼징하고; c) 제1 캡핑 층 상에 제2 단층을 형성하기 위해 적어도 하나의 알루미늄 전구체를 도입하고; d) 퍼지 가스를 사용하여 알루미늄 전구체를 퍼징하고; 그리고 e) 제1 캡핑 층 상에 제3 단층을 형성하기 위해 적어도 하나의 실란 전구체를 도입하는, 하나 이상의 순차적인 사이클들을 포함하며, 여기서, a) 내지 e)는 제1 캡핑 층 상부에 티타늄 알루미늄 실리사이드 층을 형성한다. 일부 실시예들에서, 방법은, 미리 결정된 두께를 갖는 티타늄 알루미늄 실리사이드 층을 형성하기 위해 a) 내지 e)를 반복하는 단계를 포함한다. 일부 실시예들에서, 방법은, 하나 이상의 금속 일함수 층들을 증착하는 단계를 포함하고, 이러한 하나 이상의 금속 일함수 층들을 증착하는 단계는 350 내지 470 ℃의 온도에서 수행된다.
[0053] 일부 실시예들에서, 본 개시내용은 하이-k 유전체 재료를 처리하는 방법에 관한 것이고, 방법은, 하이-k 유전체 층 상부에 제1 표면을 갖는 제1 캡핑 층을 증착하는 단계; 제1 캡핑 층의 제1 표면 상부에 하나 이상의 금속 일함수 층들을 증착하는 단계 ―하나 이상의 금속 일함수 층들은 티타늄 알루미늄 실리사이드(TiAlSi)를 포함하거나 또는 티타늄 알루미늄 실리사이드(TiAlSi)로 구성됨―; 하나 이상의 금속 일함수 층들 상부에 제2 캡핑 층을 증착하는 단계; 및 제2 캡핑 층 상부에 제2 금속 층을 증착하는 단계를 포함하거나 또는 이들로 구성된다.
[0054] 전술된 내용은 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 기본적인 범위로부터 벗어나지 않고, 본 개시내용의 다른 그리고 추가적인 실시예들이 안출될 수 있다.

Claims (15)

  1. 하이(high)-k 유전체 층의 제1 표면 상부에, 제1 표면을 갖는 제1 캡핑(capping) 층을 증착하는 단계; 및
    상기 제1 캡핑 층의 제1 표면 상부에, 제1 표면을 갖는 금속 층을 증착하는 단계
    를 포함하고,
    상기 금속 층은 티타늄 알루미늄 실리사이드 재료를 포함하는,
    반도체 구조를 형성하기 위한 방법.
  2. 제1 항에 있어서,
    상기 금속 층을 증착하는 단계 전에, 상기 제1 캡핑 층의 제1 표면으로부터 옥사이드 층을 제거하는 단계를 포함하는,
    반도체 구조를 형성하기 위한 방법.
  3. 제2 항에 있어서,
    상기 옥사이드 층을 제거하는 단계는, 옥사이드 층을 제거하기에 충분한 양(amount)의 금속 클로라이드와 상기 제1 캡핑 층을 접촉시키는 단계를 포함하는,
    반도체 구조를 형성하기 위한 방법.
  4. 제1 항 또는 제2 항에 있어서,
    상기 금속 층을 증착하는 단계는 350 내지 470 ℃의 온도에서 수행되는,
    반도체 구조를 형성하기 위한 방법.
  5. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 금속 층을 증착하는 단계는 원자 층 증착에 의해 수행되는,
    반도체 구조를 형성하기 위한 방법.
  6. 제1 항 내지 제5 항 중 어느 한 항에 있어서,
    상기 금속 층의 제1 표면 상부에 제2 캡핑 층을 증착하는 단계를 더 포함하고, 상기 제2 캡핑 층은 n-타입 금속 재료인,
    반도체 구조를 형성하기 위한 방법.
  7. 제1 항 내지 제6 항 중 어느 한 항에 있어서,
    상기 제1 캡핑 층은 티타늄 나이트라이드(TiN) 또는 탄탈럼 나이트라이드(TaN)를 포함하는,
    반도체 구조를 형성하기 위한 방법.
  8. 제1 항 내지 제7 항 중 어느 한 항에 있어서,
    적어도 하나의 금속 층을 증착하는 단계는 티타늄 알루미늄 실리사이드(TiAlSi) 재료를 형성하기 위해 제1 티타늄 단층(monolayer), 제1 알루미늄 단층 및 실리콘 단층을 순환식으로 증착하는 단계를 포함하는,
    반도체 구조를 형성하기 위한 방법.
  9. 제1 항 내지 제8 항 중 어느 한 항에 있어서,
    상기 금속 층은 40 내지 50 원자%의 양의 티타늄을 포함하는,
    반도체 구조를 형성하기 위한 방법.
  10. 제1 항 내지 제9 항 중 어느 한 항에 있어서,
    상기 금속 층은 1 내지 10 원자% 알루미늄을 포함하는,
    반도체 구조를 형성하기 위한 방법.
  11. 제1 항 내지 제10 항 중 어느 한 항에 있어서,
    상기 금속 층은 30 내지 40 원자% 실리콘을 포함하는,
    반도체 구조를 형성하기 위한 방법.
  12. 제1 항 내지 제11 항 중 어느 한 항에 있어서,
    상기 제1 캡핑 층은 약 5 내지 15 옹스트롬의 두께를 갖는 티타늄 나이트라이드를 포함하고, 상기 금속 층은 약 10 내지 50 옹스트롬의 두께를 갖는 TiAlSi인,
    반도체 구조를 형성하기 위한 방법.
  13. 하이-k 유전체 층 상부에 제1 표면을 갖는 제1 캡핑 층을 증착하는 단계;
    상기 제1 캡핑 층의 제1 표면 상부에 하나 이상의 금속 일함수 층들을 증착하는 단계 ―상기 하나 이상의 금속 일함수 층들은 티타늄 알루미늄 실리사이드(TiAlSi)를 포함함―;
    상기 하나 이상의 금속 일함수 층들 상부에 제2 캡핑 층을 증착하는 단계; 및
    선택적으로, 상기 제2 캡핑 층 상부에 제2 금속 층을 증착하는 단계
    를 포함하는,
    하이-k 유전체 재료를 처리하는 방법.
  14. 제13 항에 있어서,
    상기 하나 이상의 금속 일함수 층들은, 적어도 하나의 티타늄 할라이드 전구체, 적어도 하나의 알루미늄 전구체 및 적어도 하나의 실란 전구체를 반응시킴으로써 증착되는,
    하이-k 유전체 재료를 처리하는 방법.
  15. 비-일시적 컴퓨터 판독가능 매체로서,
    실행될 때, 반도체 구조를 형성하는 방법을 유발하는 명령들을 저장하고 있으며,
    상기 방법은,
    하이-k 유전체 층의 제1 표면 상부에, 제1 표면을 갖는 제1 캡핑 층을 증착하는 단계; 및
    상기 제1 캡핑 층의 제1 표면 상부에, 제1 표면을 갖는 금속 층을 증착하는 단계
    를 포함하고,
    상기 금속 층은 티타늄 알루미늄 실리사이드 재료를 포함하는,
    비-일시적 컴퓨터 판독가능 매체.
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