CN101667594A - 半导体元件及其制法 - Google Patents

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Abstract

本发明提供一种半导体元件及其制法，其中此元件包括一半导体基材，一晶体管形成于基材之中，晶体管具有一高介电常数介电层形成于基材之上，从高介电常数介电层的一侧壁测量到另一侧壁，其具有一第一长度，以及一金属栅极层形成于高介电常数介电层之上，且从金属栅极层的一侧壁测量到另一侧壁，其具有一第二长度，其中第二长度大于第一长度。本发明公开的方法提供一种简单且有效的非垂直式栅极结构，以提升元件的效能与可靠度。

Description

半导体元件及其制法
技术领域
本发明涉及一种半导体元件，且特别涉及一种栅极结构及其制法。
背景技术
半导体集成电路(integrated circuit，IC)已经历快速的发展。随着IC材料与设计上的发展，使得IC每一个世代拥有比前一个世代小且复杂的电路。然而，这些发展也提高了IC工艺的复杂度，为了实现这些先进IC，在IC的工艺上也需要对等的发展。
IC发展的过程中，当IC几何尺寸(亦即工艺所能得到的最小元件(或线))逐渐缩小的同时，功能元件的密度(亦即每单位芯片面积中的内连线元件)随之逐渐增加。尺寸缩小的好处在于增加生产效率(production efficiency)与降低相关工艺成本。然而，尺寸的缩小也产生相对较高的耗电量(powerdissipation)，此问题可通过使用低耗电元件而解决，例如互补金属氧化物半导体(CMOS)元件。CMOS元件一般包括栅极氧化层与多晶硅栅极电极。当元件尺寸逐渐缩小时，为了增进元件的效能，需要将栅极氧化层与多晶硅栅极金属分别置换成高介电常数(high-k)栅极介电层与金属栅极电极。然而，当整合高介电常数介电层/金属栅极电极于CMOS工艺时会产生一些问题，例如，栅极图案化或蚀刻时，高介电常数(high-k)栅极介电层与金属栅极电极的边缘可能会受到伤害。再者，当进行后续热处理工艺时，高介电常数(high-k)栅极介电层与金属栅极电极可能会受到污染。因此，使得元件的效能降低，例如载子迁移率(carrier mobility)、临界电压(threshold voltage)与可靠度(reliability)。
发明内容
本发明提供一种半导体元件，包括：一半导体基材；以及一晶体管，形成于该半导体基材之中，其中该晶体管包括：一高介电常数介电层，形成于该半导体基材之上，其中该高介电常数介电层具有一第一长度，且该第一长度是从该高介电常数介电层的一侧壁测量到另一侧壁；一金属栅极，形成于该高介电栅极介电层之上，其中该金属栅极具有一第二长度，且该第二长度是从该金属栅极的一侧壁测量到另一侧壁，而该第二长度小于该第一长度。
本发明另外提供一种半导体元件的制法，包括以下步骤：提供一半导体基材；形成一高介电常数介电层于该半导体基材之上；形成一金属栅极于该高介电常数介电层之上；移除部分该金属栅极，以形成一栅极结构的第一部分，其中该第一部分具有一第一长度，该第一长度是从部分被移除的金属栅极的一侧壁至另一侧壁；以及移除部分该高介电常数介电层，以形成该栅极结构的第二部分，其中该第二部分具有一第二长度，该第二部分是从部分被移除的金属栅极的一侧壁至另一侧壁，且该第二长度大于该第一长度。
本发明亦提供一种半导体元件，包括：一半导体基材；以及一元件，形成于该半导体基材之上，其中该元件包括：一高介电常数介电层，形成于该半导体基材之上；一金属栅极层，形成于该高介电常数介电层之上，其中该金属栅极具有一第一侧壁与一第二侧壁；以及一密封层，形成于该第一侧壁与该第二侧壁之上；其中该高介电常数介电层包括一第一部分延伸一第一长度超过该金属栅极的第一侧壁，以及一第二部分延伸一第二长度超过该金属栅极的第二侧壁。
本发明公开的方法提供一种简单且有效的非垂直式栅极结构，当进行半导体工艺时，此结构通过降低高介电常数层与金属栅极层的受到伤害(例如损失或是污染)的风险，以提升元件的效能与可靠度。此处所公开的方法与元件能容易的整合于目前的CMP工艺流程，因此能应用于未来和各种发展的技术中。通过控制不同的蚀刻轮廓，高介电常数层可具有各种形状。进行半导体工艺时，可通过各种密封结构密封非垂直式栅极结构，用以保护高介电常数层与金属栅极层。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。
附图说明
图1为一流程图，用以说明本发明制备半导体元件的方法，此元件具有非平坦的垂直式侧壁的栅极结构。
图2A～2F为一系列剖面图，用以说明依照本发明图1所示方法的各个工艺阶段。
图3为一半导体元件的剖面图，其显示与图2A～2F不同的密封结构。
图4为一半导体元件的剖面图，其显示具有倾斜的轮廓的高介电常数层。
并且，上述附图中的附图标记说明如下：
100～方法
110～提供具有栅极介电层、金属层与多晶硅层的基材
120～从多晶硅层与金属栅极层形成栅极结构的第一部分，此第一部分具有一第一长度
130～形成第一密封层于多晶硅层与金属栅极层的侧壁
140～栅极介电层利用第一密封层作为掩模以形成栅极结构的第二部分，其中第二部分具有一第二长度，且第二长度大于第一长度
150～形成一第二密封层于栅极结构第二部分的栅极介电层的侧壁上
200～半导体元件
202～基材
204、204a～栅极介电层
206、206a～金属栅极层
208、208a～多晶硅层
209～栅极结构
210～第一长度
220～密封层
220a～密封层
231、232～延伸部分
240～密封层
250、270～厚度
280～延伸长度
290～通道区域
300～半导体元件
310～密封层
400～半导体元件
410～倾斜的轮廓
431、432～延伸部分
450～密封层
具体实施方式
以下特举出本发明的实施例，并配合附图作详细说明。以下实施例的元件和设计是为了简化本发明，并非用以限定本发明。举例而言，说明书中提及形成第一特征位于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，因此，第一特征与第二特征并非直接接触。此外，为了简化与清晰的目的，各种特征可能用不同的尺寸简化地绘出。
依照本发明所公开的各种实施例，图1显示半导体元件的制作方法100的流程图，其中半导体元件的栅极结构具有一非平坦的垂直侧壁。依照图1所示的方法100，图2A至图2F显示半导体元件200于各个工艺阶段的剖面图。须注意的是，部分的半导体元件200可以使用一般CMOS工艺的技术流程，因此，在此简化某些工艺步骤。再者，为了对本发明概念有更佳的了解，因此简化图2A至图2C的图示。例如，对单一元件而言，虽然图中仅显示一栅极堆叠，但应能理解的是，半导体元件200可包括其他各种元件，例如晶体管、电阻、电容、电熔丝等等用以形成一集成电路(IC)。
半导体元件的制作方法100起始于方块110，其提供具有一栅极介电层、金属层与多晶硅层的基材。请参见图2A，半导体元件200可包括一半导体基材202，例如一硅基材。此基材202可另外包括硅化锗、砷化镓、或其他适合的半导体材料。基材202还可包括其他特征，例如各种掺杂区域，如p型阱或n型阱，阻障层，和/或外延层。再者，基材202可以是半导体位于绝缘体之上，例如绝缘层上覆硅(silicon on insulator，SOI)。于另外的实施例中，半导体基材202可包括一掺杂外延层，一梯度(gradient)半导体层，和/或还可包括一半导体层位于另一不同类型的半导体层之上，例如硅层位于硅化锗层之上。于其他实施例中，一化合物半导体基材可包括多层硅结构，或者是含有多层化合物半导体结构的硅基材。
半导体元件200还可包括一绝缘结构(图中未显示)，例如浅沟槽隔离结构(shallow trench isolation，STI)，形成于基材202之中，用以隔离基材202的有源区域。隔离结构可由氧化硅，氮化硅，氮氧化硅，掺杂氟的硅酸盐(FSG)，和/或本领域熟知的低介电常数(low k)材料所组成。
半导体元件200可包括一栅极介电层204，其栅极介电层204包括界面层/高介电常数层形成于基材202之上。界面层可包括厚度为约5-10埃的氧化硅层。高介电常数层可通过原子层沉积法(atomic layer deposition，ALD)、化学气相沉积法(chemical vapor deposition，CVD)或其他适合的方法形成于界面层之上。高介电常数层的厚度可为约10埃～40埃。高介电常数层可包括氧化铪(HfO2)。另外，高介电常数层可视需要包括其他高介电常数材料，例如氧硅化铪(HfSiO)、氮氧硅化铪(HfSiON)、氧钽化铪(HfTaO)、氧钛化铪(HfTiO)、氧锆化铪(HfZrO)或上述的组合。为了分别正确执行NMOS晶体管元件或PMOS晶体管元件的功能，半导体元件200还可包括一或多层盖层，其用以调整栅极电极的功函数(work function)。例如，盖层可包括氧化镧、氧硅化镧(LaSiO)、氧化镁、氧化铝或其他适合的介电材料。盖层可形成于高介电常数层之上或之下。
半导体元件200还包括金属栅极层206形成于栅极介电层204之上。金属栅极层206的厚度可为约10埃～500埃。可通过各种沉积方法形成金属层214，例如CVD、物理气相沉积(PVD或溅镀)、电镀或其他适合的方法。金属层206可包括TiN、TaN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、上述的组合或其他适合的金属材料。半导体元件200可包括多晶硅层208，其通过沉积法或其他适合的工艺方法形成金属栅极层206之上。
方法100接着进行方块120，其从多晶硅层与金属栅极层形成一栅极结构的第一部分，此第一部分具有一第一长度。请参见图2B，半导体元件200可包括一硬掩模(hard mask)(图中未显示)形成于多晶硅层208之上。此硬掩模层可利用沉积工艺或其他适合的工艺形成。硬掩模可包括氮化硅、氮氧化硅、碳化硅或其他适合的材料。一图案化光致抗蚀剂层(图中未显示)可利用光刻工艺(photolithography)形成，其用以图案化栅极。光刻工艺可包括旋转涂布(spin coating)、软烘烤(soft-baking)、曝光(exposure)、后烘烤(post-baking)、显影(developing)、润洗(rising)、干燥(drying)或其他适合的工艺。另外，图案化方法可包括进行浸润式光刻(immersion lithography)、电子束光刻(electronbeam lithography)或其他适合的方法。可使用蚀刻工艺图案化硬掩模，且硬掩模可用于图案化多晶硅层208与金属栅极层206，以形成栅极结构209。蚀刻工艺可具有高选择性以使蚀刻工艺可停止于栅极介电层204。可利用剥除法(stripping)或其他适合的方法移除图案化光致抗蚀剂层与硬掩模层。因此，栅极结构209可具有一多晶硅层208a与一金属栅极层206a，当沿着通道长度测量时，此两者具有长度210。长度210的大小可视工艺技术而变(例如90nm、65nm、45nm或更小)。
方法100接着进行方块130，其形成第一密封层于多晶硅层与金属栅极层的侧壁。请参见图2C，一密封层220通过CVD或其他适合的沉积方法形成于栅极结构209与栅极介电层204之上。此密封层220可包括一介电材料，例如氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiON)、碳化硅(SiC)或其他适合的材料。于一些实施例中，密封层220可包括硅或硅化锗(SiGe)。另外，密封层220可视需要包括氧气吸收材料(oxygen getting material)，例如包含Ti、Ta、Zr、Hf、W、Mo、和/或上述组合的介电材料。密封层220可包括单一层或多层结构。例如，密封层220可包括一氧气吸收材料层与一层富含硅的介电层和/或含氮的介电层。请参见图2D，对密封层220进行一蚀刻工艺，如干式蚀刻工艺(例如非等向性蚀刻)，以使密封层的一部分220a留在金属栅极层206a的侧壁，以及位于一部分或全部的多晶硅层208a的侧壁。密封层220a的厚度可视后续讨论的栅极介电层所需延伸的程度而变。此处须注意的是，当蚀刻金属栅极层206a下方的高介电常数材料时，密封层220a可用以保护金属栅极层206a免受伤害或损失，且进行后续工艺时，密封层220a也可避免金属栅极层206a氧化。
方法100接着进行方块140，利用第一密封层作为掩模蚀刻栅极介电层以形成栅极结构的第二部分，其中第二部分具有一第二长度，且第二长度大于第一长度。请参见图2E，利用密封层220a作为保护掩模，对栅极介电层204进行蚀刻工艺(例如湿式蚀刻)。湿式蚀刻具有高选择性，因此蚀刻工艺可停止于半导体基材202。另外，也可视需要进行干式蚀刻工艺，用以移除未被保护的栅极介电层204。进行蚀刻工艺后，栅极结构209可包括栅极介电层204a具有一延伸部分231与232，其分别从金属栅极层206a的侧壁延伸至密封层220a的外缘。可通过最佳化形成密封层220a的蚀刻工艺以精准地控制延伸部分231、232。
方法100接着进行方块150，其形成一第二密封层于栅极结构第二部分的栅极介电层的侧壁上。请参见图2F，密封层240可通过类似形成于密封层220a的沉积与蚀刻工艺，形成于栅极介电层204a、密封层220a、与部分多晶硅层208a的侧壁。密封层240可通过CVD或其他适合的沉积方法形成。可对密封层进行蚀刻工艺，例如干式蚀刻工艺(蚀刻停止于基材)，以至于只有一部分的密封层残留于栅极介电层204a的侧壁与密封层220a之上。此密封层240可避免高介电常数层的曝露。密封层240可包括介电材料，例如氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiON)、碳化硅(SiC)或其他适合的材料。于一些实施例中，密封层240可包括硅或硅化锗(SiGe)。于一些实施例中，密封层240可使用与密封层220a相同的材料。于又一些实施例中，密封层240可使用与密封层220a不同的材料。于其他实施例中，密封层240可包括低介电常数材料。于又其他实施例中，密封层220a、240可包括单一层或多层结构。
栅极结构209第一部分的多晶硅层208a与金属栅极层206a的厚度250为约50埃～5000埃，较佳为约100埃～1000埃。栅极结构209第一部分的金属栅极层206a的厚度为约0～500埃，较佳为约10埃～100埃。栅极结构209第二部分的栅极介电层204a(包括界面层/高介电常数层)的厚度270为约10埃～500埃，较佳为约10埃～50埃。栅极介电层204的延伸部分231、232具有延伸长度280为约10埃～500埃，较佳为约20埃～100埃。
此处须注意的是，当进行蚀刻栅极介电层204时，可能因为蚀刻工艺的化学物质或激烈反应，而对高介电常数的一部分造成伤害。然而，被伤害的部分可能远离晶体管的通道区域209。换言之，栅极介电层204a的延伸部分231、232可发挥缓冲的功能，以避免于通道区域290中的高介电常数层204a受到伤害。因此，于通道区域290中的高介电常数层204a具有较佳的品质(比延伸部分231、232)，因此能提供较佳的载子迁移率与可靠度。再者，延伸部分231、232也可发挥缓冲的功能，用以减少氧气污染进入通道中，因此晶体管的临界电压较容易控制。相反的，大体上具有相同的尺寸的金属栅极与高介电常数层的垂直式栅极结构无法提供此种缓冲，因此，当进行蚀刻和/或其他工艺时，高介电常数层与金属栅极的边缘可能受到伤害。而且，高介电常数层可能因为氧气穿过密封层而造成污染。因此，一旦高介电常数层受到污染，高介电常数层的品质、载子迁移率、临界电压与可靠度皆会被严重的降低。
之后，本领域普通技术人员应能理解的是，半导体元件200可进行CMOS工艺的流程，用以形成各种特征与结构，例如轻掺杂源极区域(lightly dopeddrain regions，LDD)、侧壁间隔物、源极/漏极区、硅化物区、接触蚀刻停止层(contact etch stop layer，CESL)、层间介电层(inter-level dielectric，ILD)、接触插塞/介层插塞(contacts/vias)、金属层、保护层等等。
图3显示一半导体元件300的剖面图，其具有和图2A至图2F不同的密封结构。除了密封结构不同之外，半导体元件300类似于图2A至图2F的半导体元件200。为了简化和清楚起见，图2A至图2F与图3类似的特征使用相同的附图标记表示。此处须注意的是，可利用各种密封结构保护非垂直式的栅极结构209。于本实施例中，半导体元件300可包括一密封层220a，其覆盖金属层206a，且用来形成栅极介电层204a的延伸部分。半导体元件300还包括一密封层310，其大体上覆盖整个栅极介电层204a、密封层220a与多晶硅层208a的侧壁。之后，半导体元件300可进行上述讨论的CMOS工艺流程。
图4显示一具有倾斜的轮廓(sloped profile)高介电常数层的半导体元件400的剖面图。除了下述的差别外，半导体元件400可类似于图2A至图2F的半导体元件200。为了简化和清楚起见，图2A至图2F与图4类似的特征使用相同的附图标记表示。半导体元件400可包括一半导体基材202，一界面层/高介电常数层204形成于基材202之上，一金属栅极层206形成于界面层/高介电常数层204之上，一多晶硅层208形成于金属栅极层206之上。进行第一蚀刻工艺以形成多晶硅层208a与金属栅极层206a，两者构成栅极结构的第一部分，且此第一蚀刻会停止于界面层/高介电常数层204。当进行第二蚀刻工艺时，倾斜的轮廓(sloped profile)410可形成于界面层/高介电常数层204的延伸部分431、432之上。然而，倾斜的延伸部分431、432可发挥缓冲的功能，以避免如图2A至图2F所述的通道区域中的高介电常数层受到伤害。一密封层450(类似图2A至图2F的密封层220a)可沉积于基材202和栅极结构上，且为了于后续工艺中保护金属栅极层206a与界面层/高介电常数层204，密封层250被蚀刻至密封且覆盖金属栅极层206a与界面层/高介电常数层204。
本发明于各个实施例中具有不同的优点。例如，本发明所公开的方法提供一种简单且有效的非垂直式栅极结构，当进行半导体工艺时，此结构通过降低高介电常数层与金属栅极层的受到伤害(例如损失或是污染)的风险，以提升元件的效能与可靠度。此处所公开的方法与元件能容易的整合于目前的CMP工艺流程，因此能应用于未来和各种发展的技术中。于一些实施例中，通过控制不同的蚀刻轮廓(etch profile control)，高介电常数层可具有各种形状。于其他实施例中，进行半导体工艺时，可通过各种密封结构密封非垂直式栅极结构，用以保护高介电常数层与金属栅极层。此处须注意的是，此处所公开的各个实施例提供不同的优点，且所有实施例中不需要一特定的优点。
虽然本发明已以数个较佳实施例公开如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。例如，此处所公开的方法和元件可应用于前栅极工艺(gate firstprocess)、后栅极工艺(gate last process)，或结合两者的工艺(hybrid process)。于前栅极工艺中，可先形成一真正的金属栅极，为了制作最后的元件，接着进行一般正常的工艺。于后栅极工艺中，先形成一虚置多晶硅栅极结构(dummy poly gate structure)，且接着进行一般的工艺流程，直到沉积层间介电层(interlayer dielectric)，且之后虚置多晶硅栅极结构可被移除，而被真正的金属栅极结构所取代。于结合两者的工艺中，先形成单一元件(NMOS或PMOS元件)的金属栅极，之后形成另一元件(NMOS或PMOS)的金属栅极。再者，虽然此处所公开的方法与元件能应用于CMOS工艺流程，须注意的是，其他的技术也可由此处所公开的实施例中获益。

Claims (15)

1.一种半导体元件，包括：
一半导体基材；以及
一晶体管，形成于该半导体基材之中，其中该晶体管包括：
一高介电常数介电层，形成于该半导体基材之上，其中该高介电常数介电层具有一第一长度，且该第一长度是从该高介电常数介电层的一侧壁测量到另一侧壁；
一金属栅极，形成于该高介电常数介电层之上，其中该金属栅极具有一第二长度，且该第二长度是从该金属栅极的一侧壁测量到另一侧壁，而该第二长度小于该第一长度。
2.如权利要求1所述的半导体元件，其中该晶体管还包括一第一密封层与一第二密封层，该第一密封层用以密封该金属栅极的每一侧壁，而该第二密封层用以密封该高介电常数介电层的每一侧壁。
3.如权利要求2所述的半导体元件，其中该第一密封层包括一氧气吸收材料。
4.如权利要求2所述的半导体元件，其中该第一密封层与该第二密封层各自包括氮化硅、氧化硅、氮氧化硅、碳化硅、硅或硅化锗。
5.如权利要求1所述的半导体元件，其中该高介电常数介电层包括一延伸部分超过该金属栅极的每一侧壁，且该延伸部分具有倾斜的轮廓。
6.如权利要求5所述的半导体元件，其中该延伸部分各自具有一延伸长度为约20～100埃。
7.一种半导体元件的制法，包括以下步骤：
提供一半导体基材；
形成一高介电常数介电层于该半导体基材之上；
形成一金属栅极于该高介电常数介电层之上；
移除部分该金属栅极，以形成一栅极结构的第一部分，其中该第一部分具有一第一长度，该第一长度是从部分被移除的金属栅极的一侧壁延伸至另一侧壁；以及
移除部分该高介电常数介电层，以形成该栅极结构的第二部分，其中该第二部分具有一第二长度，该第二部分是从部分被移除的高介电常数介电层的一侧壁延伸至另一侧壁，且该第二长度大于该第一长度。
8.如权利要求7所述的半导体元件的制法，其中移除部分该高介电常数介电层之前，还包括形成一第一密封层于该部分被移除的金属栅极之上。
9.如权利要求8所述的半导体元件的制法，其中该第一密封层包括一氧气吸收材料。
10.如权利要求8所述的半导体元件的制法，其中移除部分该高介电常数介电层之后，还包括形成一第二密封层于该部分被移除的高介电常数介电层的每一侧壁上。
11.如权利要求10所述的半导体元件的制法，其中该第一密封层与该第二密封层各自包括氮化硅、氧化硅、氮氧化硅、碳化硅、硅或硅化锗。
12.一种半导体元件，包括：
一半导体基材；以及
一元件，形成于该半导体基材之上，其中该元件包括：
一高介电常数介电层，形成于该半导体基材之上；
一金属栅极层，形成于该高介电常数介电层之上，其中该金属栅极具有一第一侧壁与一第二侧壁；以及
一密封层，形成于该第一侧壁与该第二侧壁之上；
其中该高介电常数介电层包括一第一部分延伸一第一长度超过该金属栅极的第一侧壁，以及一第二部分延伸一第二长度超过该金属栅极的第二侧壁。
13.如权利要求12所述的半导体元件，其中该密封层覆盖该高介电常数介电层的第一部分与第二部分。
14.如权利要求12所述的半导体元件，其中该元件还包括：
另一密封层，形成于该密封层之上，且位于该高介电常数介电层的每一侧壁上；以及
间隔物，形成于该另一密封层之上。
15.如权利要求12所述的半导体元件，其中该第一部分与该第二部分各自包括约20-100埃的长度。
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