CN101030598A - 半导体装置及其制造方法 - Google Patents

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竹冈慎治
冈崎玄
濑部绍夫
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Abstract

一种半导体装置，在使用高介电常数栅极绝缘膜的MISFET中，不会恶化高介电常数栅极绝缘膜，提高MISFET的特性。在基板(1)的活性区域上通过高介电常数栅极绝缘膜(4A)形成栅电极(5)。在栅电极(5)的侧面上形成具有高介电常数的绝缘性侧壁(7)。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，具体的说涉及MISFET(metalinsulator semiconductor field effect transistor)的构造和制造方法，主要涉及提高MISFET的驱动力和可靠性的技术。
背景技术
近年，伴随着半导体集成电路装置的高集成化，高功能化和高速化，根据缩放比例，使扩散(Extension)的接合深度变浅的同时，替代比介电常数为4程度的SiO2系绝缘膜，使用Hf系氧化物或者Al系氧化物等比介电常数为10程度以上的高介电常数膜，作为MISFET的栅极绝缘膜。
图31(a)和(b)是分别表示使用以往高介电常数栅极绝缘膜的MISFET构造的剖面图(参照例如非专利文献1)。
如图31(a)所示，通过基板101活性区域的阱102中的STI(shallowtrench isolation)103包围的区域上，通过高介电常数栅极绝缘膜104，形成栅电极105。在栅电极105的侧面上形成绝缘性的侧壁107。在阱102中的侧壁107的下侧形成扩散区域110的同时，在阱102中的扩散区域110的下侧形成袋形(pocket)区域111。从阱102中的栅电极105观察，在扩散区域110和袋形区域111外侧形成源·漏区域112。
图31(b)所示的构造与图31(a)所示的构造不同之处在于，在栅电极105侧面和侧壁107之间插入绝缘性补偿侧壁106。由此，能够容易谋求栅电极105和扩散区域110重叠量的最优化。
非专利文献1：渡边健，“高性能·高信頼性を実現するHfSiON-CMOS技術”，Semi.Forum Japan 2005
非专利文献2：T.Hori，IEDM Tech.Dig.，1989年，p.777
非专利文献3：H.Sayama他，IEDM Tech.Dig.，2000年，p.239
发明内容
可是，在使用以往的高介电常数栅极绝缘膜的MISFET构造中，高介电常数栅极绝缘膜的侧端部，与例如硅氧化膜等构成的侧壁直接接触，侧壁形成时，产生高介电常数栅极绝缘膜的侧端部组成接近SiO2等问题。其结果，在栅极端部引起高介电常数栅极绝缘膜的介电常数降低和绝缘性降低，因此导致装置特性和栅极绝缘膜的可靠性恶化。
鉴于上述问题，本发明的目的在于，不恶化高介电常数栅极绝缘膜，提高MISFET的特性。
为了实现上述目的，本申请发明者们，重复各自探讨研究的结果想到，作为侧壁材料，通过替代硅氧化膜等以往的绝缘膜，使用高介电常数绝缘膜，避免在侧壁形成时，高介电常数栅极绝缘膜的侧端部组成接近SiO2等情况，因此，防止栅极端部中的高介电常数栅极绝缘膜的介电常数降低和绝缘性降低，即装置特性和栅极绝缘膜可靠性的恶化的发明。
另外，本申请发明者们想到了，在侧壁的下侧残留高介电常数栅极绝缘膜，由此防止由高介电常数栅极绝缘膜的侧端部和侧壁接触而引起的高介电常数栅极绝缘膜的性能降低的MISFET构造及其制造方法。可是，在侧壁的下侧残留高介电常数栅极绝缘膜时，栅·漏极间电容上升，对电路速度产生坏的影响。另外，此时，在实施扩散注入或LDD(lightly dopeddrain)注入时，需要介于高介电常数膜的状态下进行离子注入。此时，根据以下理由，由于注入加速能量增高，向注入杂质的深度方向的扩散变大，换句话说，导致扩散或LDD的连接位置变深，其结果，产生不能得到要求的装置特性的问题。
理由1)使用高介电常数膜作为栅极绝缘膜时，由于即使膜厚减薄，得到要求的介电常数，膜厚也被设定得厚。
理由2)由于高介电常数膜中包含重金属，注入离子种Rp(ProjectionRange)减小。
因此，本申请发明者们想到了，在侧壁的下侧残留高介电常数栅极绝缘膜且减薄侧壁下侧的高介电常数栅极绝缘膜使其比栅电极下侧的高介电常数栅极绝缘膜薄而形成的MISFET构造及其制造方法。
具体的说，本发明中的第1半导体装置具备：在基板的活性区域上形成的高介电常数栅极绝缘膜；在上述高介电常数栅极绝缘膜上形成的栅电极；在上述栅电极的侧面上形成的高介电常数绝缘性侧壁。
根据本发明第1半导体装置，由于在栅电极的侧面上形成的绝缘性侧壁具有高介电常数，能够避免在形成由硅氧化膜等以往的绝缘膜构成的侧壁时产生的，高介电常数栅极绝缘膜侧端部的组成接近SiO2等的情形。因此，能够防止栅极端部中的高介电常数栅极绝缘膜的介电常数降低和绝缘性降低，所以能够防止装置特性和栅极绝缘膜可靠性的恶化。
并且，在本发明中，作为高介电常数栅极绝缘膜或者高介电常数绝缘性侧壁，具体的说，比介电常数为8以上，最好能够使用10以上的绝缘性金属氧化物或者绝缘性金属硅酸盐。
本发明第1半导体装置中，上述高介电常数栅极绝缘膜最好从上述栅电极的下侧到上述高介电常数绝缘性侧壁的下侧连续地形成。如果这样的话，由于在栅极端部维持高介电常数栅极绝缘膜的连续性，能够更可靠地抑制由高介电常数栅极绝缘膜侧端部与侧壁膜直接接触引起的、在栅极端部的高介电常数栅极绝缘膜的介电常数降低和绝缘性降低。另外，此时，最好上述高介电常数栅极绝缘膜中的上述高介电常数绝缘性侧壁的下侧部分的厚度，比上述高介电常数栅极绝缘膜的上述栅电极的下侧部分的厚度小。如果这样的话，能够抑制栅·漏极间的电容上升，降低对电路速度的坏的影响。并且，在实施扩散注入或LDD注入时，由于基板上存在的高介电常数膜的膜厚薄，能够抑制注入加速能量的增大，在扩散或LDD中能够容易地形成浅的连接，所以容易谋求装置特性的提高。
本发明第1半导体装置中，上述高介电常数绝缘性侧壁的介电常数最好比上述高介电常数栅极绝缘膜的介电常数低。如果这样的话，能够降低高介电常数绝缘性侧壁引起的栅电极的寄生电容(主要是在栅电极和源·漏区域之间产生)。另外，此时最好，通过将与上述高介电常数栅极绝缘膜相同的原料改变其成分配比而使用，形成上述高介电常数绝缘性侧壁，以使其与上述高介电常数栅极绝缘膜相比具有低介电常数。如果这样的话，既能够抑制高介电常数栅极绝缘膜的介电常数降低和绝缘性降低，也能够简单地将高介电常数绝缘性侧壁的介电常数降得比高介电常数栅极绝缘膜的介电常数低。
本发明中的第2半导体装置具备：在基板的活性区域上形成的高介电常数栅极绝缘膜；在上述高介电常数栅极绝缘膜上形成的栅电极；在上述栅电极的侧面上形成的第1绝缘性侧壁；以及在上述栅电极的侧面通过上述第1绝缘性侧壁形成的第2绝缘性侧壁，上述第1绝缘性侧壁具有高介电常数。
根据本发明第2半导体装置，由于在栅电极的侧面上形成的第1绝缘性侧壁具有高介电常数，能够避免在形成由硅氧化膜等以往的绝缘膜构成的侧壁时产生的，高介电常数栅极绝缘膜侧端部的组成接近SiO2等情形。因此，能够防止栅极端部中的高介电常数栅极绝缘膜的介电常数降低和绝缘性降低，能够防止装置特性和栅极绝缘膜可靠性的恶化。
并且，本发明第2半导体装置中，第1绝缘性侧壁既可以是补偿侧壁，也可以是多层结构的绝缘性侧壁中的L字型第1层部分。另外，本发明第2半导体装置中，第2绝缘性侧壁可以具有高介电常数或者也可以不具有，但是在第2绝缘性侧壁为例如多层结构的绝缘性侧壁中SiN部分时，最好不要将该SiN部分置换为绝缘性金属氧化物或者绝缘性金属硅酸盐构成的高介电常数部分。
在本发明第2半导体装置中，上述高介电常数栅极绝缘膜最好从上述栅电极的下侧到上述第1绝缘性侧壁的下侧连续地形成。如果这样的话，由于在栅极端部维持高介电常数栅极绝缘膜的连续性，能够更可靠地抑制由高介电常数栅极绝缘膜的侧端部与侧壁膜直接接触引起的、在栅极端部高介电常数栅极绝缘膜的介电常数降低和绝缘性降低。另外，此时，上述高介电常数栅极绝缘膜的上述第1绝缘性侧壁的下侧部分的厚度，最好比上述高介电常数栅极绝缘膜的上述栅电极的下侧部分的厚度还小。如果这样的话，能够抑制栅·漏极间的电容上升，降低对电路速度的坏的影响。并且，实施在实施扩散注入或LDD注入时，由于基板上存在的高介电常数膜的膜厚薄，能够抑制注入加速能量的增大，在扩散或LDD中能够容易地形成浅的连接，所以容易谋求装置特性的提高。
在本发明第2半导体装置中，上述高介电常数栅极绝缘膜最好从上述栅电极的下侧到上述第2绝缘性侧壁的下侧连续地形成。如果这样的话，由于在栅极端部维持高介电常数栅极绝缘膜的连续性，能够更可靠地抑制由高介电常数栅极绝缘膜的侧端部与侧壁膜直接接触引起的、在栅极端部高介电常数栅极绝缘膜的介电常数降低和绝缘性降低。另外，此时，最好上述高介电常数栅极绝缘膜的上述第1绝缘性侧壁的下侧部分的厚度，与上述高介电常数栅极绝缘膜的上述栅电极的下侧部分的厚度相等，上述高介电常数栅极绝缘膜的上述第2绝缘性侧壁的下侧部分的厚度，比上述高介电常数栅极绝缘膜的上述栅电极的下侧部分的厚度还小。或者，最好上述高介电常数栅极绝缘膜的上述第1绝缘性侧壁的下侧部分的厚度，比上述高介电常数栅极绝缘膜的上述栅电极的下侧部分的厚度还小，上述高介电常数栅极绝缘膜的上述第2绝缘性侧壁的下侧部分的厚度，与上述高介电常数栅极绝缘膜的上述第1绝缘性侧壁的下侧部分的厚度相等。或者，最好上述高介电常数栅极绝缘膜的上述第1绝缘性侧壁的下侧部分的厚度，比上述高介电常数栅极绝缘膜的上述栅电极的下侧部分的厚度还小，上述高介电常数栅极绝缘膜的上述第2绝缘性侧壁的下侧部分的厚度，比上述高介电常数栅极绝缘膜的上述第1绝缘性侧壁的下侧部分的厚度还小。如果这样的话，能够抑制栅·漏极间的电容上升，降低对电路速度的坏的影响。并且，在实施扩散注入或LDD注入时，由于基板上存在的高介电常数膜的膜厚薄，能够抑制注入加速能量的增大，在扩散或LDD中能够容易地形成浅的连接，所以容易谋求装置特性的提高。
在本发明第2半导体装置中，上述第1绝缘性侧壁的介电常数最好比上述高介电常数栅极绝缘膜的介电常数还低。如果这样的话，能够降低由第1绝缘性侧壁引起的栅电极的寄生电容(主要是在栅电极和源·漏区域之间产生)。另外，此时最好，通过将与上述高介电常数栅极绝缘膜相同的原料改变其成分配比而使用，形成上述第1绝缘性侧壁，使其与上述高介电常数栅极绝缘膜相比具有低介电常数。如果这样的话，既能够抑制高介电常数栅极绝缘膜的介电常数降低和绝缘性降低，也能够简单地将第1绝缘性侧壁的介电常数降得比高介电常数栅极绝缘膜的介电常数低。
在本发明第1或者第2半导体装置中，最好在上述高介电常数栅极绝缘膜侧端部设置凹槽。如果这样的话，能够抑制栅电极和源·漏区域之间的电容上升，降低对电路速度的坏的影响。
在本发明第1或者第2半导体装置中，最好在上述基板和上述高介电常数栅极绝缘膜之间设置缓冲绝缘膜。如果这样的话，能够防止基板和高介电常数栅极绝缘膜的界面恶化。此时，上述缓冲绝缘膜如果是硅氧化膜或者硅氮氧化膜，能够得到可靠地防止上述界面的恶化效果。
在本发明第1或者第2半导体装置中，上述栅电极最好是全硅化物栅电极或者金属栅电极。如果这样的话，能够可靠地谋求半导体装置的高集成化，高功能化和高速化。
本发明中的第1半导体装置的制造方法具备：在基板的活性区域上形成高介电常数栅极绝缘膜的工序(a)；在上述高介电常数栅极绝缘膜上形成栅电极的工序(b)；和在上述栅电极的侧面上形成高介电常数绝缘性侧壁的工序(c)。
通过本发明第1半导体装置的制造方法，由于在栅电极的侧面上形成的绝缘性侧壁具有高介电常数，能够避免在形成由硅氧化膜等以往的绝缘膜构成的侧壁时产生的、高介电常数栅极绝缘膜侧端部的组成接近SiO2等情形。因此，能够防止栅极端部中的高介电常数栅极绝缘膜的介电常数降低和绝缘性降低，能够防止装置特性和栅极绝缘膜可靠性的恶化。
在本发明第1半导体装置的制造方法中，在上述工序(b)和上述工序(c)之间最好还具备，减薄位于上述栅电极外侧的上述高介电常数栅极绝缘膜的工序。如果这样的话，由于使位于栅电极外侧的高介电常数栅极绝缘膜残留，在栅极端部维持高介电常数栅极绝缘膜的连续性，所以能够更可靠地抑制由高介电常数栅极绝缘膜的侧端部与侧壁膜直接接触引起的、在栅极端部高介电常数栅极绝缘膜的介电常数降低和绝缘性降低。另外，通过减薄位于栅电极外侧的高介电常数栅极绝缘膜，能够抑制栅·漏极间的电容上升，降低对电路速度的坏的影响。并且，在实施扩散注入或LDD注入时，由于基板上存在的高介电常数膜的膜厚薄，能够抑制注入加速能量的增大，在扩散或LDD中能够容易地形成浅的连接，所以容易谋求装置特性的提高。
在本发明第1半导体装置的制造方法中，在上述工序(c)之后最好还具备，去除从上述栅电极看位于上述高介电常数绝缘性侧壁外侧的上述高介电常数栅极绝缘膜的工序。如果这样的话，能够抑制栅·漏极间的电容上升，降低对电路速度的坏的影响。
在本发明第1半导体装置的制造方法中，上述高介电常数绝缘性侧壁的介电常数最好比上述高介电常数栅极绝缘膜的介电常数还低。如果这样的话，能够降低高介电常数绝缘性侧壁引起的栅电极的寄生电容(主要是在栅电极和源·漏区域之间产生)。另外，此时，上述工序(c)最好包含，通过将与上述高介电常数栅极绝缘膜相同的原料改变其成分配比而使用，形成上述高介电常数绝缘性侧壁，使其与上述高介电常数栅极绝缘膜相比具有低介电常数的工序。如果这样的话，既能够抑制高介电常数栅极绝缘膜的介电常数降低和绝缘性降低，也能够简单地将高介电常数绝缘性侧壁的介电常数降得比高介电常数栅极绝缘膜的介电常数低。
本发明中的第2半导体装置的制造方法具备：在基板的活性区域上形成高介电常数栅极绝缘膜的工序(a)；在上述高介电常数栅极绝缘膜上形成栅电极的工序(b)；在上述栅电极的侧面上形成具有高介电常数的第1绝缘性侧壁的工序(c)；和在上述栅电极的侧面上通过上述第1绝缘性侧壁形成第2绝缘性侧壁的工序(d)。
通过本发明第2半导体装置的制造方法，由于在栅电极的侧面上形成的第1绝缘性侧壁具有高介电常数，能够避免在形成由硅氧化膜等以往的绝缘膜构成的侧壁时产生的，高介电常数栅极绝缘膜侧端部的组成接近SiO2等情形。因此，能够防止栅极端部中的高介电常数栅极绝缘膜的介电常数降低和绝缘性降低，能够防止装置特性和栅极绝缘膜可靠性的恶化。
并且，在本发明第2半导体装置的制造方法中，第1绝缘性侧壁既可以是补偿侧壁，也可以是多层结构的绝缘性侧壁中的L字型第1层部分。另外，本发明第2半导体装置的制造方法中，第2绝缘性侧壁可以具有高介电常数或者也可以不具有，但在第2绝缘性侧壁为例如多层结构的绝缘性侧壁中SiN部分时，最好不要将该SiN部分置换为绝缘性金属氧化物或者绝缘性金属硅酸盐构成的高介电常数部分。
在本发明第2半导体装置的制造方法中，在上述工序(b)和上述工序(c)之间最好还具备，减薄位于上述栅电极外侧的上述高介电常数栅极绝缘膜的工序。如果这样的话，由于使位于栅电极外侧的高介电常数栅极绝缘膜残留，在栅极端部维持高介电常数栅极绝缘膜的连续性，所以能够更可靠地抑制由高介电常数栅极绝缘膜的侧端部与侧壁膜直接接触引起的、在栅极端部高介电常数栅极绝缘膜的介电常数降低和绝缘性降低。另外，通过减薄位于栅电极外侧的高介电常数栅极绝缘膜，能够抑制栅·漏极间的电容上升，降低对电路速度的坏的影响。并且，在实施扩散注入或LDD注入时，由于基板上存在的高介电常数膜的膜厚薄，能够抑制注入加速能量的增大，在扩散或LDD中能够容易地形成浅的连接，所以容易谋求装置特性的提高。
在本发明第2半导体装置的制造方法中，在上述工序(c)和上述工序(d)之间最好还具备，去除从上述栅电极看位于上述第1绝缘性侧壁外侧的上述高介电常数栅极绝缘膜的工序。或者，在上述工序(c)和上述工序(d)之间还具备，减薄从上述栅电极看位于上述第1绝缘性侧壁外侧的上述高介电常数栅极绝缘膜的工序，在上述工序(d)之后，最好还具备去除从上述栅电极看位于上述第2绝缘性侧壁外侧的上述高介电常数栅极绝缘膜的工序。如果这样的话，能够抑制栅·漏极间的电容上升，降低对电路速度的坏的影响。
在本发明第2半导体装置的制造方法中，上述工序(b)最好包含形成覆盖上述栅电极上面的保护膜的工序，在上述工序(d)之后最好还具备，在硅化从上述栅电极看位于上述第2绝缘性侧壁外侧的上述活性区域表面后，去除上述保护膜，然后，全硅化上述栅电极的工序。如果这样的话，能够简单地实现具有全硅化物栅电极的半导体装置。
在本发明第2半导体装置的制造方法中，上述第1绝缘性侧壁的介电常数最好比上述高介电常数栅极绝缘膜的介电常数还低。如果这样的话，能够降低第1绝缘性侧壁引起的栅电极的寄生电容(主要是在栅电极和源·漏区域之间产生)。另外，此时，上述工序(c)最好包含，通过将与上述高介电常数栅极绝缘膜相同的原料改变其成分配比而使用，形成上述第1绝缘性侧壁，使其与上述高介电常数栅极绝缘膜相比具有低介电常数的工序。如果这样的话，既能够抑制高介电常数栅极绝缘膜的介电常数降低和绝缘性降低，也能够简单地将第1绝缘性侧壁的介电常数降得比高介电常数栅极绝缘膜的介电常数低。
在本发明第1或者第2半导体装置的制造方法中，上述高介电常数栅极绝缘膜的去除，最好使用湿蚀刻选择性地进行。如果这样的话，能够简单地进行高介电常数栅极绝缘膜的去除。另外，由于能够通过湿蚀刻在高介电常数栅极绝缘膜侧端部设置凹槽，能够抑制栅电极和源·漏区域之间的电容上升，降低对电路速度的坏的影响。
在本发明第1或者第2半导体装置的制造方法中，在上述工序(a)之前还具备，在上述活性区域上形成缓冲绝缘膜的工序，在上述工序(a)中，最好在上述活性区域上通过上述缓冲绝缘膜形成上述高介电常数栅极绝缘膜。如果这样的话，能够防止基板和高介电常数栅极绝缘膜的界面的恶化。
通过本发明，由于在栅电极的侧面上形成的绝缘性侧壁具有高介电常数，能够避免在形成由硅氧化膜等以往的绝缘膜构成的侧壁时产生的，高介电常数栅极绝缘膜侧端部的组成接近SiO2等情形。因此，能够防止栅极端部中的高介电常数栅极绝缘膜的介电常数降低和绝缘性降低，能够防止装置特性和栅极绝缘膜可靠性的恶化。
另外，通过本发明，由于栅电极的下侧到绝缘性侧壁的下侧连续地形成高介电常数栅极绝缘膜，换句话说，由于在栅极端部维持高介电常数栅极绝缘膜的连续性，能够更可靠地抑制由高介电常数栅极绝缘膜的侧端部与侧壁膜直接接触引起的、栅极端部高介电常数栅极绝缘膜的介电常数降低和绝缘性降低。
并且，通过本发明，由于高介电常数栅极绝缘膜中的绝缘性侧壁的下侧部分的厚度，比高介电常数栅极绝缘膜中的栅电极的下侧部分的厚度还小，能够抑制栅·漏极间的电容上升，降低对电路速度的坏的影响。并且，在实施扩散注入或LDD注入时，由于基板上存在的高介电常数膜的膜厚薄，能够抑制注入加速的增大，在扩散或LDD中能够容易地形成浅的连接，所以容易谋求装置特性的提高。
附图说明：
图1是本发明第1实施方式中的半导体装置构造的剖面图。
图2(a)和(b)是表示本发明第1实施方式中的半导体装置中的绝缘性侧壁构造的剖面图。
图3是表示本发明第1实施方式的第1变形例中的半导体装置构造的剖面图。
图4是表示本发明第1实施方式的第2变形例中的半导体装置构造的剖面图。
图5是表示本发明第1实施方式的第3变形例中的半导体装置构造的剖面图。
图6是表示本发明第2实施方式中的半导体装置构造的剖面图。
图7(a)和(b)是表示本发明第2实施方式中的半导体装置中的绝缘性侧壁构造的剖面图。
图8是表示本发明第2实施方式的第1变形例中的半导体装置构造的剖面图。
图9是表示本发明第2实施方式的第2变形例中的半导体装置构造的剖面图。
图10是表示本发明第2实施方式的第3变形例中的半导体装置构造的剖面图。
图11是表示本发明第3实施方式中的半导体装置构造的剖面图。
图12是表示本发明第3实施方式变形例中的半导体装置构造的剖面图。
图13是表示本发明第3实施方式变形例中的半导体装置构造的剖面图。
图14是表示本发明第3实施方式变形例中的半导体装置构造的剖面图。
图15是表示本发明第3实施方式变形例中的半导体装置构造的剖面图。
图16是表示本发明第4实施方式中的半导体装置构造的剖面图。
图17是表示本发明第4实施方式变形例中的半导体装置构造的剖面图。
图18是表示本发明第4实施方式变形例中的半导体装置构造的剖面图。
图19是表示本发明第4实施方式变形例中的半导体装置构造的剖面图。
图20(a)～(f)是表示本发明第5实施方式中的半导体装置的制造方法各工序的剖面图。
图21(a)～(g)是表示本发明第6实施方式中的半导体装置的制造方法各工序的剖面图。
图22(a)～(g)是表示本发明第7实施方式中的半导体装置的制造方法各工序的剖面图。
图23(a)～(g)是表示本发明第8实施方式中的半导体装置的制造方法各工序的剖面图。
图24(a)～(d)是表示本发明第8实施方式中的半导体装置的制造方法各工序剖面图。
图25是表示在图3所示的本发明第1实施方式的第2变形例中的半导体装置的构造中设置凹槽情形的图。
图26是表示在图9所示的本发明第2实施方式第2变形例中的半导体装置构造中设置凹槽情形的图。
图27是表示在图14所示的本发明第3实施方式变形例中的半导体装置构造中设置凹槽情形的图。
图28是表示在图3所示的本发明第1实施方式的第2变形例中的半导体装置构造中设置凹槽情形的图。
图29是表示在图9所示的本发明第2实施方式的第2变形例中的半导体装置构造中设置凹槽的情形的图。
图30是表示在图14所示的本发明第3实施方式变形例中的半导体装置构造中设置凹槽的情形的图。
图31(a)和(b)是分别表示以往MISFET的结果的剖面图。
图中：1-基板，2-阱，3-STI，4(4A～4C)-高介电常数栅极绝缘膜，5-栅电极，5A-栅电极材料膜，6-绝缘性补偿侧壁，7-绝缘性侧壁，7a-下层部分，7b-上层部分，7c-中层部分，10-扩散区域，11-袋形区域，12-源·漏区域，13-硅化物层，14-层间绝缘膜，15-覆盖膜(保护膜)，16-全硅化的栅电极，20(20A，20B)-凹槽，25-缓冲绝缘膜。
具体实施方式
(第1实施方式)
以下，一边参照附图，一边对本发明第1实施方式中的半导体装置进行说明。图1是表示第1实施方式中的半导体装置(具体的说，单侧壁型的MISFET)构造的剖面图。
如图1所示，在由例如作为硅构成的基板1的活性区域的P型的阱2中的STI3包围的区域上，通过由例如HfO2，HfSiO2，HfSiON或者HfAlOx等构成的高介电常数栅极绝缘膜4A形成栅电极5。在栅电极5的侧面上形成具有高介电常数的绝缘性侧壁7。在阱2中的侧壁7的下侧形成N型扩散区域10的同时，在阱2中的扩散区域10的下侧形成P型的袋形区域11。阱2中的从栅电极5看，在扩散区域10和袋形区域11的各自的外侧形成N型源·漏区域12。
本实施方式的特征在于，绝缘性侧壁7是由例如HfO2，HfSiO2，HfSiON或者HfAlOx等的高介电常数绝缘膜构成的。
通过本实施方式，由于在栅电极5的侧面上形成的绝缘性侧壁7具有高介电常数，能够避免在形成由硅氧化膜等以往的绝缘膜构成的侧壁时由高介电常数栅极绝缘膜4A侧端部和以往的绝缘膜接触引起的，高介电常数栅极绝缘膜4A侧端部的组成接近SiO2等情形。因此，能够防止栅电极5的端部中的高介电常数栅极绝缘膜4A的介电常数降低和绝缘性降低，所以能够防止装置特性的降低和栅极绝缘膜可靠性的恶化。
另外，通过本实施方式，由于在栅电极5的侧面上形成的绝缘性侧壁7具有高介电常数，在栅电极5的端部附近加强栅电极5和扩散区域10之间的电容耦合的结果，能够得到高的栅·漏极间重叠效果，所以能够谋求装置特性的提高和热载流耐性的提高(例如参照非专利文献2)。
并且，在本实施方式中，绝缘性侧壁7的介电常数最好比高介电常数栅极绝缘膜4A的介电常数还低。如果这样的话，能够降低绝缘性侧壁7引起的栅电极5的寄生电容(主要是在栅电极5和源·漏区域12之间产生)。另外，此时，最好通过使用将与高介电常数栅极绝缘膜4A相同的原料改变其成分配比而使用，形成绝缘性侧壁7，使其与高介电常数栅极绝缘膜4A相比具有低介电常数。如果这样的话，既可以抑制高介电常数栅极绝缘膜4A的介电常数降低和绝缘性降低，也能够简单地使绝缘性侧壁7的介电常数降得比高介电常数栅极绝缘膜4A的介电常数低。
另外，在本实施方式中，是以绝缘性侧壁7具有单侧壁构造的情形为例进行说明的，替代其，绝缘性侧壁7也可以具有例如如图2(a)和(b)所示的2层以上的多层结构。其中，图2(a)表示具有2层构造的侧壁的剖面构成例，绝缘性侧壁7由L字型的下层部分7a和上层部分7b构成，至少下层部分7a由高介电常数材料构成，上层部分7b由例如SiN(硅氮化膜：下同)构成的。另外，图2(b)表示具有3层构造的侧壁的剖面构成例，绝缘性侧壁7由L字型的下层部分7a，中层部分7c和上层部分7b构成，至少下层部分7a由高介电常数材料构成，中层部分7c由例如SiN构成，上层部分7b由例如SiO2构成。
另外，在本实施方式中，栅电极5最好为全硅化物栅电极或者金属栅电极。如果这样的话，能够可靠地谋求半导体装置的高集成化，高功能化和高速化。
(第1实施方式的第1变形例)
以下，一边参照附图，一边对本发明第1实施方式的第1变形例中的半导体装置进行说明。图3是表示第1实施方式的第1变形例中的半导体装置(具体的说单侧壁型的MISFET)构造的剖面图。
本变形例与第1实施方式不同之处在于，如图3所示，不但在栅电极5的下侧，在绝缘性侧壁7的下侧也残留高介电常数栅极绝缘膜4A。即，高介电常数栅极绝缘膜4A从栅电极5下侧到绝缘性侧壁7下侧连续地形成。
如果通过本变形例，除了和第1实施方式一样的效果之外，能够得到如下效果。即，从栅电极5下侧到绝缘性侧壁7下侧连续地形成高介电常数栅极绝缘膜4A，维持在栅电极5的端部高介电常数栅极绝缘膜4A的连续性，使在栅电极5的端部高介电常数栅极绝缘膜4A侧端部与例如硅氧化膜等以往的与侧壁膜不会直接接触。因此，能够更可靠地抑制在栅电极5的端部高介电常数栅极绝缘膜4A的介电常数降低和绝缘性降低，所以能够更可靠地防止装置特性的降低和栅极绝缘膜可靠性的恶化。
另外，如果通过本变形例，由于从栅电极5下侧到绝缘性侧壁7下侧连续地形成高介电常数栅极绝缘膜4A，加强在栅电极5的端部附近栅电极5和扩散区域10之间的电容耦合的结果，能够得到高的栅·漏极间重叠效果，所以能够谋求装置特性的提高和热载流耐性的提高(例如参照非专利文献2)。
并且，即使在本变形例中，绝缘性侧壁7的介电常数最好比高介电常数栅极绝缘膜4A的介电常数低。如果这样的话，能够降低绝缘性侧壁7引起的栅电极5的寄生电容(主要是在栅电极5和源·漏区域12之间产生)。另外，此时，最好通过将与高介电常数栅极绝缘膜4A相同的原料改变其成分配比而使用，形成绝缘性侧壁7，使其与高介电常数栅极绝缘膜4A相比具有低介电常数。如果这样的话，既能够抑制高介电常数栅极绝缘膜4A的介电常数降低和绝缘性降低，也能够简单地将绝缘性侧壁7的介电常数降得比高介电常数栅极绝缘膜4A的介电常数还低。
另外，在本变形例中，绝缘性侧壁7也可以具有例如图2(a)和(b)所示的多层结构(参照第1实施方式)。
另外，在本变形例中，栅电极5最好也是全硅化物栅电极或者金属栅电极。如果这样的话，能够可靠地谋求半导体装置的高集成化，高功能化和高速化。
(第1实施方式的第2变形例)
以下，一边参照参照图面，一边对本发明第1实施方式的第2变形例中的半导体装置进行说明。图4是表示第1实施方式的第2变形例中的半导体装置(具体的说是单侧壁型的MISFET)构造的剖面图。
本变形例与第1实施方式不同之处在于，如图4所示，不但在栅电极5的下侧，在绝缘性侧壁7的下侧也残留高介电常数栅极绝缘膜4A，且高介电常数栅极绝缘膜4A中的绝缘性侧壁7的下侧部分的厚度，比高介电常数栅极绝缘膜4A中的栅电极5的下侧部分的厚度还小。即，高介电常数栅极绝缘膜4A形成为凸型状。
如果通过本变形例，除了和第1实施方式一样的效果之外，能够得到如下效果。即，通过从栅电极5下侧到绝缘性侧壁7下侧连续地形成高介电常数栅极绝缘膜4A，由于维持在栅电极5的端部高介电常数栅极绝缘膜4A的连续性，在栅电极5的端部高介电常数栅极绝缘膜4A侧端部与例如硅氧化膜等以往的与侧壁膜不会直接接触。因此，在栅电极5的端部能够更可靠地抑制的高介电常数栅极绝缘膜4A的介电常数降低和绝缘性降低，所以能够更可靠地防止装置特性的降低和栅极绝缘膜可靠性的恶化。
另外，如果通过本变形例，由于从栅电极5下侧到绝缘性侧壁7下侧连续地形成高介电常数栅极绝缘膜4A，加强在栅电极5的端部附近栅电极5和扩散区域10之间的电容耦合的结果，能够得到高的栅·漏极间重叠效果，所以能够谋求装置特性的提高和热载流耐性的提高(例如参照非专利文献2)。
另外，如果通过本变形例，由于高介电常数栅极绝缘膜4A中的绝缘性侧壁7的下侧部分的厚度，比高介电常数栅极绝缘膜4A中的栅电极5的下侧部分的厚度还小，能够抑制栅·漏极间的电容上升，降低对电路速度的坏的影响。并且，在实施扩散注入或LDD注入时，由于基板上存在的高介电常数膜的膜厚薄，能够抑制注入加速能量的增大，在扩散或LDD中能够容易地形成浅的接合，所以容易谋求装置特性的提高。
并且，在本变形例中，绝缘性侧壁7的介电常数最好也比高介电常数栅极绝缘膜4A的介电常数低。如果这样的话，能够降低绝缘性侧壁7引起的栅电极5的寄生电容(主要是在栅电极5和源·漏区域12之间产生)。另外，此时，通过将与高介电常数栅极绝缘膜4A相同的原料改变其成分配比而使用，形成绝缘性侧壁7，使其与高介电常数栅极绝缘膜4A相比具有低介电常数。如果这样的话，既可以抑制高介电常数栅极绝缘膜4A的介电常数降低和绝缘性降低，即，一边保持栅电极5的端部下侧的高介电常数栅极绝缘膜4A的介电常数，将上述栅·漏极间重叠效果的降低抑制到最小限度，一边简单地使绝缘性侧壁7的介电常数降得比高介电常数栅极绝缘膜4A的介电常数还低。
另外，在本变形例中，绝缘性侧壁7也可以具有例如图2(a)和(b)所示的多层结构(参照第1实施方式)。
另外，在本变形例中，栅电极5最好也是全硅化物栅电极或者金属栅电极。如果这样的话，能够可靠地谋求半导体装置的高集成化，高功能化和高速化。
(第1实施方式的第3变形例)
以下，一边参照附图，一边对本发明第1实施方式的第3变形例中的半导体装置进行说明。图5是表示第1实施方式的第3变形例中的半导体装置(具体的说单侧壁型的MISFET)构造的剖面图。并且，本变形例中的半导体装置中的侧壁当然也可以具有例如图2(a)和(b)所示的多层结构。另外，本变形例是进一步对上述の第1实施方式的第2变形例进行变形的。
本变形例与第1实施方式的第2变形例的不同之处在于，如图5所示，通过去除位于绝缘性侧壁7的下侧的高介电常数栅极绝缘膜4A的一部分，在高介电常数栅极绝缘膜4A侧端部设置凹槽20。
如果通过本变形例，除了与第1实施方式的第2变形例一样的效果之外，还能够进一步抑制由栅电极5和源·漏区域12之间的电容上升引起的对电路速度产生的坏的影响。
并且，将本变形例的上述特征，添加到上述第1实施方式或者其第1变形例中时，当然也能够得到与本变形例一样的效果。
(第2实施方式)
以下，一边参照附图，一边对本发明第2实施方式中的半导体装置进行说明。并且，相对于第1实施方式以单侧壁型的MISFET为对象，第2实施方式以容易谋求栅电极和扩散区域之间重叠量的最优化的双侧壁型的MISFET(非专利文献3)为对象。
图6是表示第2实施方式中的半导体装置构造的剖面图。如图6所示，在由例如作为由硅构成的基板1的活性区域的P型的阱2中的STI3包围的区域上，通过例如HfO2，HfSiO2，HfSiON或者HfAlOx等构成的高介电常数栅极绝缘膜4B形成栅电极5。在栅电极5的侧面上，通过具有高介电常数的绝缘性补偿侧壁6，形成绝缘性侧壁7。在阱2中的绝缘性补偿侧壁6和绝缘性侧壁7的各自的下侧形成N型扩散区域10的同时，在阱2中的扩散区域10的下侧形成P型袋形区域11。在阱2中的从栅电极5观察，扩散区域10和袋形区域11的各自的外侧形成N型源·漏区域12。
本实施方式的特征在于，绝缘性补偿侧壁6是由例如HfO2，HfSiO2，HfSiON或者HfAlOx等的高介电常数绝缘膜构成的。
通过本实施方式，由于在栅电极5的侧面上形成的绝缘性补偿侧壁6具有高介电常数，在形成由硅氧化膜等以往的绝缘膜构成的补偿侧壁时，能够避免由高介电常数栅极绝缘膜4B侧端部与以往的绝缘膜接触产生的，高介电常数栅极绝缘膜4B侧端部的组成接近SiO2等情形。因此，能够防止栅电极5的端部中的高介电常数栅极绝缘膜4B的介电常数降低和绝缘性降低，所以能够防止装置特性的降低和栅极绝缘膜可靠性的恶化。
另外，通过本实施方式，由于在栅电极5的侧面上形成的绝缘性补偿侧壁6具有高介电常数，栅电极5的端部附近，加强栅电极5和扩散区域10之间的电容耦合的结果，能够得到高的栅·漏极间重叠效果，能够谋求装置特性的提高和热载流耐性的提高(例如参照非专利文献2)。
并且，在本实施方式中，绝缘性补偿侧壁6的介电常数最好比高介电常数栅极绝缘膜4B的介电常数还低。如果这样的话，由绝缘性补偿侧壁6产生的栅电极5的寄生电容(主要是在栅电极5和源·漏区域12之间产生)能够降低。另外，此时最好，绝缘性补偿侧壁6，通过将与高介电常数栅极绝缘膜4B相同的原料改变其成分配比而使用，使其与高介电常数栅极绝缘膜4B相比，具有低介电常数来形成。如果这样的话，既能抑制高介电常数栅极绝缘膜4B的介电常数降低和绝缘性降低，也能够简单地使绝缘性补偿侧壁6的介电常数降低得比高介电常数栅极绝缘膜4B的介电常数。
另外，在本实施方式中，绝缘性侧壁7可以具有高介电常数或者也可以不具有。另外，在本实施方式中，以绝缘性侧壁7具有单层构造的情况为例进行说明的，替代其，绝缘性侧壁7也可以具有例如图7(a)和(b)所示的2层以上的多层结构。其中，图7(a)表示具有2层构造的绝缘性侧壁的剖面构成例子，绝缘性侧壁7由L字型的下层部分7a和上层部分7b构成，下层部分7a由例如高介电常数材料或者SiO2构成，上层部分7b由例如SiN构成的。另外，图7(b)表示具有3层构造的侧壁的剖面构成例子，绝缘性侧壁7由L字型的下层部分7a，中层部分7c和上层部分7b构成，下层部分7a由高介电常数材料或者SiO2构成，中层部分7c由例如SiN构成，上层部分7b由例如SiO2构成的。
另外，在本实施方式中，栅电极5最好是全硅化物栅电极或者金属栅电极。如果这样的话，能够可靠地谋求半导体装置的高集成化，高功能化和高速化。
(第2实施方式的第1变形例)
以下，一边参照附图一边对本发明第2实施方式的第1变形例中的半导体装置进行说明。图8是表示第2实施方式的第1变形例中的半导体装置(具体的说双侧壁型的MISFET)构造的剖面图。
本变形例由第2实施方式不同之处在于，如图8所示，不但在栅电极5的下侧，在绝缘性补偿侧壁6的下侧也残留高介电常数栅极绝缘膜4B。即，从栅电极5的下侧到绝缘性补偿侧壁6的下侧连续地形成高介电常数栅极绝缘膜4B。
如果通过本变形例，除了和第2实施方式一样的效果之外，能够得到如下效果。即，由于通过从栅电极5的下侧到绝缘性补偿侧壁6的下侧连续地形成高介电常数栅极绝缘膜4B，维持在栅电极5的端部高介电常数栅极绝缘膜4B的连续性，在栅电极5的端部高介电常数栅极绝缘膜4B的侧端部与例如硅氧化膜等以往的与侧壁膜不会直接接触。因此，能够更可靠地抑制栅电极5的端部，高介电常数栅极绝缘膜4B的介电常数降低和绝缘性降低，所以能够更可靠地防止装置特性的降低和栅极绝缘膜可靠性的恶化。
另外，如果通过本变形例，由于从栅电极5的下侧到绝缘性补偿侧壁6的下侧连续地形成高介电常数栅极绝缘膜4B，加强在栅电极5的端部附近栅电极5和扩散区域10之间的电容耦合的结果，能够得到高的栅·漏极间重叠效果，所以能够谋求装置特性的提高和热载流耐性的提高(例如参照非专利文献2)。
并且，在本变形例中，绝缘性补偿侧壁6的介电常数最好也比高介电常数栅极绝缘膜4B的介电常数还低。如果这样的话，能够降低由绝缘性补偿侧壁6产生的栅电极5的寄生电容(主要是在栅电极5和源·漏区域12之间产生)。另外，此时最好，通过将与高介电常数栅极绝缘膜4B相同的原料改变其成分配比而使用，使其与高介电常数栅极绝缘膜4B相比具有低介电常数来形成绝缘性补偿侧壁6。如果这样的话，既能够抑制高介电常数栅极绝缘膜4B的介电常数降低和绝缘性降低，又能够简单地将绝缘性补偿侧壁6的介电常数降得比高介电常数栅极绝缘膜4B的介电常数还低。
另外，在本变形例中，绝缘性侧壁7可以具有高介电常数或者也可以不具有。另外，在本变形例中，绝缘性侧壁7也可以具有例如图7(a)和(b)所示的多层结构(参照第2实施方式)。
另外，在本变形例中，栅电极5最好是全硅化物栅电极或者金属栅电极。如果这样的话，能够可靠地谋求半导体装置的高集成化，高功能化和高速化。
(第2实施方式的第2变形例)
以下，一边参照附图一边对本发明第2实施方式的第2变形例中的半导体装置进行说明。图9是表示第2实施方式的第2变形例中的半导体装置(具体的说双侧壁型的MISFET)构造的剖面图。
本变形例与第2实施方式不同之处在于，如图9所示，不但在栅电极5的下侧，在绝缘性补偿侧壁6的下侧也残留高介电常数栅极绝缘膜4B，且高介电常数栅极绝缘膜4B中的绝缘性补偿侧壁6的下侧部分的厚度，比高介电常数栅极绝缘膜4B中的栅电极5的下侧部分的厚度还小。即，高介电常数栅极绝缘膜4B形成凸型状。
如果通过本变形例，除了和第2实施方式一样的效果之外，能够得到如下效果。即，通过从栅电极5的下侧到绝缘性补偿侧壁6的下侧连续地形成高介电常数栅极绝缘膜4B，维持在栅电极5的端部高介电常数栅极绝缘膜4B的连续性，在栅电极5的端部高介电常数栅极绝缘膜4B的侧端部与例如硅氧化膜等以往的与侧壁膜不会直接接触。因此，能够更可靠地抑制在栅电极5的端部高介电常数栅极绝缘膜4B的介电常数降低和绝缘性降低，所以能够更可靠地防止装置特性的降低和栅极绝缘膜可靠性的恶化。
另外，如果通过本变形例，由于从栅电极5的下侧到绝缘性补偿侧壁6的下侧连续地形成高介电常数栅极绝缘膜4B，加强在栅电极5的端部附近栅电极5和扩散区域10之间的电容耦合的结果，能够得到高的栅·漏极间重叠效果，所以能够谋求装置特性的提高和热载流耐性的提高(例如参照非专利文献2)。
另外，如果通过本变形例，由于高介电常数栅极绝缘膜4B中的绝缘性补偿侧壁6的下侧部分的厚度，比高介电常数栅极绝缘膜4B中的栅电极5的下侧部分的厚度还小，能够抑制栅·漏极间的电容上升，降低对电路速度的坏的影响。并且，在实施扩散注入或LDD注入时，由于基板上存在的高介电常数膜的膜厚薄，能够抑制注入加速能量的增大，在扩散或LDD中能够容易地形成浅的连接，所以容易谋求装置特性的提高。
并且，在本变形例中，绝缘性补偿侧壁6的介电常数最好比高介电常数栅极绝缘膜4B的介电常数还低。如果这样的话，能够降低由绝缘性补偿侧壁6产生的栅电极5的寄生电容(主要是在栅电极5和源·漏区域12之间产生)。另外，此时最好，通过将与高介电常数栅极绝缘膜4B相同的原料改变其成分配比而使用，形成绝缘性补偿侧壁6，使其与高介电常数栅极绝缘膜4B相比具有低介电常数。如果这样的话，既抑制高介电常数栅极绝缘膜4B的介电常数降低和绝缘性降低，即，一边保持高的栅电极5的端部下侧的高介电常数栅极绝缘膜4B的介电常数，将上述栅·漏极间重叠效果的降低抑制到最小限度，又能够简单地将绝缘性补偿侧壁6的介电常数降得比高介电常数栅极绝缘膜4B的介电常数还低。
另外，在本变形例中，绝缘性侧壁7可以具有高介电常数或者也可以不具有。另外，在本变形例中也，绝缘性侧壁7也可以具有例如图7(a)和(b)所示的多层结构(参照第2实施方式)。
另外，在本变形例中，栅电极5最好也是全硅化物栅电极或者金属栅电极。如果这样的话，能够可靠地谋求半导体装置的高集成化，高功能化和高速化。
(第2实施方式的第3变形例)
以下，一边参照附图一边对本发明第2实施方式的第3变形例中的半导体装置进行说明。图10是表示第2实施方式的第3变形例中的半导体装置(具体的说双侧壁型的MISFET)构造的剖面图。并且，本变形例是将上述第2实施方式的第2变形例进一步变形的例子。
本变形例与第2实施方式的第2变形例不同之处在于，如图10所示，通过去除位于绝缘性补偿侧壁6的下侧的高介电常数栅极绝缘膜4B的一部分，在高介电常数栅极绝缘膜4B侧端部设置凹槽20。
如果通过本变形例，除了与第2实施方式的第2变形例一样的效果之外，能够更进一步抑制由栅电极5和源·漏区域12之间的电容上升引起的对电路速度产生的坏的影响。
并且，将本变形例的上述特征，添加到上述第2实施方式或者其第1变形例中时，当然也能够得到与本变形例一样的效果。
(第3实施方式)
以下，一边参照附图，一边对本发明第3实施方式中的半导体装置进行说明。并且，相对于第1实施方式以单侧壁型的MISFET为对象，第3实施方式与第2实施方式一样，以容易谋求栅电极和扩散区域之间的重叠量最优化的双侧壁型的MISFET(非专利文献3)为对象。
图11是表示第3实施方式中的半导体装置构造的剖面图。如图11所示，在由作为例如由硅构成的基板1的活性区域的阱2中的STI3包围的区域上，通过由例如HfO2，HfSiO2，HfSiON或者HfAlOx等构成的高介电常数栅极绝缘膜4C，形成栅电极5。在栅电极5的侧面上通过具有高介电常数的绝缘性补偿侧壁6形成绝缘性侧壁7。在阱2中的绝缘性补偿侧壁6和绝缘性侧壁7各自的下侧形成扩散区域10的同时，在阱2中的扩散区域10的下侧形成袋形区域11。在阱2中的从栅电极5观察，扩散区域10和袋形区域11的各自的外侧形成源·漏区域12。
本实施方式的第1特征在于，绝缘性补偿侧壁6由例如HfO2，HfSiO2，HfSiON或者HfAlOx等的高介电常数绝缘膜构成。
另外，本实施方式的第2特征在于，从栅电极5下侧到绝缘性侧壁7下侧连续地形成高介电常数栅极绝缘膜4C。即，本实施方式与第2实施方式的第1变形例不同，不但在栅电极5和绝缘性补偿侧壁6的各自的下侧，在绝缘性侧壁7的下侧也残留高介电常数栅极绝缘膜4C。
通过本实施方式，由于在栅电极5的侧面上形成的绝缘性补偿侧壁6具有高介电常数，能够避免在形成由硅氧化膜等以往的绝缘膜构成的补偿侧壁时，由高介电常数栅极绝缘膜4C侧端部与以往的绝缘膜接触产生的，高介电常数栅极绝缘膜4C侧端部的组成接近SiO2等情形。因此，能够防止栅电极5的端部中的高介电常数栅极绝缘膜4C的介电常数降低和绝缘性降低，所以能够防止装置特性的降低和栅极绝缘膜可靠性的恶化。
另外，通过本实施方式，由于在栅电极5的侧面上形成的绝缘性补偿侧壁6具有高介电常数的同时，从栅电极5下侧到绝缘性侧壁7下侧连续地形成高介电常数栅极绝缘膜4C，加强在栅电极5的端部附近栅电极5和扩散区域10之间的电容耦合。其结果，由于能够得到高的栅·漏极间重叠效果，能够谋求装置特性的提高和热载流耐性的提高(参照例如非专利文献2)。
另外，通过本实施方式，由于通过从栅电极5下侧到绝缘性侧壁7下侧连续地形成高介电常数栅极绝缘膜4C，能够维持栅电极5的端部高介电常数栅极绝缘膜4C的连续性，在栅电极5的端部高介电常数栅极绝缘膜4C侧端部与例如硅氧化膜等以往的与侧壁膜不会直接接触。例如即使在绝缘性补偿侧壁6宽度非常薄时，高介电常数栅极绝缘膜4C侧端部与绝缘性侧壁7也不接触。因此，能够更可靠地抑制在栅电极5的端部高介电常数栅极绝缘膜4C的介电常数降低和绝缘性降低，能够更可靠地防止装置特性的降低和栅极绝缘膜可靠性的恶化。
并且，在本实施方式中，绝缘性补偿侧壁6的介电常数最好比高介电常数栅极绝缘膜4C的介电常数还低。如果这样的话，能够降低由绝缘性补偿侧壁6产生的栅电极5的寄生电容(主要是在栅电极5和源·漏区域12之间产生)。另外，此时最好，通过将与高介电常数栅极绝缘膜4C相同的原料改变其成分配比而使用，形成绝缘性补偿侧壁6，使其与高介电常数栅极绝缘膜4C相比具有低介电常数。如果这样的话，既抑制高介电常数栅极绝缘膜4C的介电常数降低和绝缘性降低，又能够简单地将绝缘性补偿侧壁6的介电常数降得比高介电常数栅极绝缘膜4C的介电常数还低。
另外，在本实施方式中，绝缘性侧壁7可以具有高介电常数或者也可以不具有。另外，在本实施方式中，是以绝缘性侧壁7具有单层构造的情况为例进行说明的，替代其，绝缘性侧壁7也可以具有例如图7(a)和(b)所示的2层以上的多层结构(参照第2实施方式)。
另外，在本实施方式中，栅电极5最好是全硅化物栅电极或者金属栅电极。如果这样的话，能够可靠地谋求半导体装置的高集成化，高功能化和高速化。
(第3实施方式的变形例)
以下，一边参照附图一边对本发明第3实施方式的变形例中的半导体装置进行说明。图12是表示第3实施方式的变形例中的半导体装置(具体的说双侧壁型的MISFET)构造的剖面图。
本变形例与第3实施方式不同之处在于，如图12所示，高介电常数栅极绝缘膜4C中的绝缘性侧壁7的下侧部分的厚度，比高介电常数栅极绝缘膜4C中的栅电极5和绝缘性补偿侧壁6的每个的下侧部分的厚度都小。换句话说，在本变形例中，高介电常数栅极绝缘膜4C中的绝缘性补偿侧壁6的下侧部分的厚度，与高介电常数栅极绝缘膜4C中的栅电极5的下侧部分的厚度相等，高介电常数栅极绝缘膜4C中的绝缘性侧壁7的下侧部分的厚度，比高介电常数栅极绝缘膜4C中的栅电极5的下侧部分的厚度还小。即，高介电常数栅极绝缘膜4C形成为凸型状。
如果通过本变形例，除了和第3实施方式一样的效果之外，能够得到如下效果。即，在第3实施方式中，与第1实施方式的第1变形例(参照图3)一样，由于在绝缘性侧壁7的下侧存在高介电常数栅极绝缘膜4C，有可能导致栅电极5和源·漏区域12之间中的寄生电容上升。与此相对，在本变形例中，由于形成绝缘性侧壁7的下侧的高介电常数栅极绝缘膜4C，使其比栅电极5和绝缘性补偿侧壁6的各自的下侧的高介电常数栅极绝缘膜4C还薄，能够抑制上述寄生电容的上升以及伴随其对电路速度产生的坏的影响。
并且，本变形例中，为了进一步抑制上述寄生电容的上升以及伴随其对电路速度产生的坏的影响，如图13所示，也可以减薄绝缘性补偿侧壁6和绝缘性侧壁7的各自的下侧的高介电常数栅极绝缘膜4C的膜厚，使其比栅电极5的下侧的高介电常数栅极绝缘膜4C的膜厚还薄。换句话说，在图13所示的构造中，高介电常数栅极绝缘膜4C中的绝缘性补偿侧壁6的下侧部分的厚度，比高介电常数栅极绝缘膜4C中的栅电极5的下侧部分的厚度还小，高介电常数栅极绝缘膜4C中的绝缘性侧壁7的下侧部分的厚度，与高介电常数栅极绝缘膜4C中的绝缘性补偿侧壁6的下侧部分的厚度相等。另外，通过图13所示的构造，在实施扩散注入或LDD注入时，由于基板上存在的高介电常数膜的膜厚薄，能够抑制注入加速能量的增大，在扩散或LDD中能够容易地形成浅的连接，所以容易谋求装置特性的提高。
另外，在本变形例中，如图14所示，在减薄绝缘性补偿侧壁6的下侧的高介电常数栅极绝缘膜4C的膜厚，使其比栅电极5的下侧的高介电常数栅极绝缘膜4C的膜厚还薄的同时，也可以减薄绝缘性侧壁7的下侧的高介电常数栅极绝缘膜4C的膜厚，使其比绝缘性补偿侧壁6的下侧的高介电常数栅极绝缘膜4C的膜厚还薄。即，也可以将高介电常数栅极绝缘膜4C形成2重凸型状。如果这样的话，除了与图13所示的构造一样的效果之外，能够得到进一步抑制上述寄生电容的上升以及伴随其对电路速度产生的坏的影响的效果。
并且，在例如图14所示的本变形例的构造中，如图15所示，也可以通过去除位于绝缘性侧壁7的下侧的高介电常数栅极绝缘膜4C的一部分，在高介电常数栅极绝缘膜4C侧端部设置凹槽20。如果这样的话，除了与图14所示的构造一样的效果之外，得到能够更进一步抑制由栅电极5和源·漏区域12之间的电容上升引起的对电路速度产生的坏的影响的效果。另外，在图11所示的第3实施方式的构造或者图12或者图13所示的本变形例的构造中设置上述凹槽20时也能够得到一样的效果。
另外，在本变形例中，绝缘性补偿侧壁6的介电常数最好比高介电常数栅极绝缘膜4C的介电常数还低。如果这样的话，能够降低由绝缘性补偿侧壁6产生的栅电极5的寄生电容(主要是在栅电极5和源·漏区域12之间产生)。另外，此时最好，通过将与高介电常数栅极绝缘膜4C相同的原料改变其成分配比而使用，形成绝缘性补偿侧壁6，使其与高介电常数栅极绝缘膜4C相比具有低介电常数。如果这样的话，既抑制高介电常数栅极绝缘膜4C的介电常数降低和绝缘性降低，即，一边保持栅电极5的端部下侧的高介电常数栅极绝缘膜4C的介电常数为高的，将上述栅·漏极间重叠效果的降低抑制到最小限度，一边能够简单地将绝缘性补偿侧壁6的介电常数降得比高介电常数栅极绝缘膜4C的介电常数还低。
另外，在本变形例中，绝缘性侧壁7可以具有高介电常数或者也可以不具有。另外，在本变形例中，绝缘性侧壁7也可以具有例如图7(a)和(b)所示的多层结构(参照第2实施方式)。
另外，在本变形例中，栅电极5最好是全硅化物栅电极或者金属栅电极。如果这样的话，能够可靠地谋求半导体装置的高集成化，高功能化和高速化。
(第4实施方式)
以下，一边参照附图一边对本发明第4实施方式中的半导体装置进行说明。图16是表示第4实施方式中的半导体装置(具体的说单侧壁型的MISFET)构造的剖面图。
本实施方式与第1实施方式(参照图1)不同之处在于，如图16所示，在基板1和高介电常数栅极绝缘膜4A之间，设置例如硅氧化膜或者硅氮氧化膜等作为缓冲绝缘膜25。
通过本实施方式，除了第1实施方式的效果之外，得到能够正常地保持基板·栅极绝缘膜界面的效果。即，通过在基板1上通过缓冲绝缘膜25形成高介电常数栅极绝缘膜4A，与直接在基板1上形成高介电常数栅极绝缘膜4A的情况相比，能够防止基板·栅极绝缘膜界面的恶化。
并且，在本实施方式中，在图1所示的第1实施方式的构造中的高介电常数栅极绝缘膜4A和基板1之间设置缓冲绝缘膜25。但是，替代其，如图17所示，在图3所示的第1实施方式的第1变形例的构造中的高介电常数栅极绝缘膜4A和基板1之间与设置缓冲绝缘膜25，能够得到与本实施方式一样的效果。另外，如图18所示，在图4所示的第1实施方式的第2变形例构造中的高介电常数栅极绝缘膜4A和基板1之间也设置缓冲绝缘膜25，能够得到与本实施方式一样的效果。另外，如图19所示，在图5所示的第1实施方式的第3变形例构造中的高介电常数栅极绝缘膜4A和基板1之间也设置缓冲绝缘膜25，能够得到与本实施方式一样的效果。另外，在图6，图8，图9或者图10所示的第2实施方式或者其变形例构造中的高介电常数栅极绝缘膜4B和基板1之间也设置缓冲绝缘膜，能够得到与本实施方式一样的效果。另外，在图11，图12，图13，图14或者图15所示的第3实施方式或者其变形例构造中的高介电常数栅极绝缘膜4C和基板1之间也设置缓冲绝缘膜，能够得到与本实施方式一样的效果。或者，替代在高介电常数栅极绝缘膜4A～4C和基板1之间设置缓冲绝缘膜，也可以在栅电极5和高介电常数栅极绝缘膜4A～4C之间设置缓冲绝缘膜。通过该结构，与在高介电常数栅极绝缘膜4A～4C上直接形成栅电极5的情况相比，能够防止栅电极·栅极绝缘膜界面的恶化。另外，在高介电常数栅极绝缘膜4A～4C和基板1之间设置缓冲绝缘膜的同时，也可以在栅电极5和高介电常数栅极绝缘膜4A～4C之间设置缓冲绝缘膜。通过该结构，能够防止基板·栅极绝缘膜界面和栅极绝缘膜·栅电极界面两者的恶化。
(第5实施方式)
以下，以NchMISFET的制造方法为例，一边参照附图一边对本发明第5实施方式中的半导体装置的制造方法进行说明。图20(a)～(f)是表示第5实施方式中的半导体装置的制造方法各工序的剖面图。
首先，如图20(a)所示，在例如由硅构成的基板上1上，选择性地形成成为元件分离区域的STI3后，对基板1，在注入能量300keV，剂量1×1013cm-2条件下，离子注入例如B(硼)。由此，形成作为活性区域的阱2。接着，进行击穿停止(stopper)形成用离子注入(注入离子：B，注入能量150keV，剂量1×1013cm-2)和通道形成用离子注入(注入离子：B，注入能量20keV，剂量5×1012cm-2)。
下面，如图20(b)所示，在由阱2中的STI3包围的区域上，形成例如膜厚0.5nm左右硅氧化膜(图示省略了)作为缓冲绝缘膜后，沉积例如膜厚4nm左右的HfSiON膜(氧化膜换算膜厚为1nm左右)作为高介电常数栅极绝缘膜4A。
下面，如图20(c)所示，在高介电常数栅极绝缘膜4A上形成由例如TaN等构成的膜厚100nm左右的栅电极材料膜5A。
下面，在栅电极材料膜5A上形成覆盖栅电极形成区域的抗蚀图案(图示省略)后，将该抗蚀图案作为掩模，对栅电极材料膜5A进行蚀刻，如图20(d)所示，形成栅电极5。然后，通过选择的蚀刻位于栅电极5的外侧的高介电常数栅极绝缘膜4A，去除膜厚2nm左右。由此，能够将栅电极5的外侧的高介电常数栅极绝缘膜4A减薄到残留膜厚2nm左右。
接着，通过将栅电极5作为掩模，对基板1，在注入能量2keV，剂量1×1015cm-2条件下，离子注入例如As(砷)，形成扩散区域10。然后，通过将栅电极5作为掩模，对基板1，在注入能量10keV，剂量3×1013cm-2条件下离子注入例如B，形成袋形区域11。并且，在本实施方式中，也可以在形成袋形区域11后，形成扩散区域10。
接着，在基板1遍及整个面上，沉积例如由HfSiON膜等构成的膜厚50nm左右的高介电常数绝缘膜后，对该高介电常数绝缘膜进行深腐蚀，如图20(e)所示，在栅电极5的侧面形成具有高介电常数的绝缘性侧壁7。
下面，将栅电极5和绝缘性侧壁7作为掩模，对基板1，在注入能量10keV，剂量5×1015cm-2条件离子注入例如As后，例如在1050℃程度温度下进行SPIKE RTA(rapid thermal annealing)，活性化注入杂质。由此，如图20(f)所示，形成源·漏区域12。
按照以上说明的本实施方式的制造方法，能够比较的简单地实现第1实施方式的第2变形例的MISFET构造(参照图4)。
即，通过本实施方式，由于在栅电极5的侧面上形成的绝缘性侧壁7具有高介电常数，在形成由硅氧化膜等以往的绝缘膜构成的侧壁时，能够避免由高介电常数栅极绝缘膜4A的侧端部与以往的绝缘膜接触引起的，高介电常数栅极绝缘膜4A侧端部的组成与SiO2接近等情形。因此，能够防止栅电极5的端部中的高介电常数栅极绝缘膜4A的介电常数降低和绝缘性降低，所以能够防止装置特性的降低和栅极绝缘膜可靠性的恶化。
另外，通过本实施方式，由于在栅电极5的侧面上形成的绝缘性侧壁7具有高介电常数的同时，从栅电极5下侧到绝缘性侧壁7下侧连续的形成高介电常数栅极绝缘膜4A，加强在栅电极5的端部附近栅电极5和扩散区域10之间的电容耦合的结果，能够得到高的栅·漏极间重叠效果，所以能够谋求装置特性的提高和热载流耐性的提高(例如参照非专利文献2)。
另外，通过本实施方式，由于从栅电极5下侧到绝缘性侧壁7下侧连续地形成高介电常数栅极绝缘膜4A，能够维持栅电极5的端部高介电常数栅极绝缘膜4A的连续性，在栅电极5的端部高介电常数栅极绝缘膜4A侧端部与例如硅氧化膜等以往的与侧壁膜不会直接接触。因此，能够更可靠地抑制在栅电极5的端部高介电常数栅极绝缘膜4A的介电常数降低和绝缘性降低，所以能够更可靠地防止装置特性的降低和栅极绝缘膜可靠性的恶化。
另外，通过本实施方式，由于高介电常数栅极绝缘膜4A中的绝缘性侧壁7的下侧部分的厚度，比高介电常数栅极绝缘膜4A中的栅电极5的下侧部分的厚度还小，能够抑制栅·漏极间的电容上升，降低对电路速度的坏的影响。
可是，由于高介电常数栅极绝缘膜4A包含重金属，通过高介电常数栅极绝缘膜4A的注入离子的Rp(Projection Range)容易变小。因此，在图20(d)所示的工序中，由于形成扩散区域10或者袋形区域11，在栅电极5的外侧，对覆盖高介电常数栅极绝缘膜4A的基板1，进行离子注入时，需要加大加速能量。但是，在本实施方式中，由于薄膜化栅电极5的外侧的高介电常数栅极绝缘膜4A，能够抑制加速能量的增大，在扩散区域10能够容易地形成浅的连接，由此能够谋求装置特性的提高。
并且，在本实施方式中，在形成绝缘性侧壁7后，也可以通过例如使用氢氟酸的湿蚀刻或者选择干蚀刻去除，从栅电极5观察，位于绝缘性侧壁7外侧的高介电常数栅极绝缘膜4A。使用湿蚀刻时，通过去除位于绝缘性侧壁7侧端部的下侧的高介电常数栅极绝缘膜4A的一部分，也可以在高介电常数栅极绝缘膜4A侧端部设置凹槽。如果这样的话，能够简单地实现第1实施方式的第3变形例的MISFET构造(参照图5)。
另外，在本实施方式中，位于栅电极5的外侧的高介电常数栅极绝缘膜4A的薄膜化程度不是特别地限定的，在使用例如HfSiON膜作为高介电常数栅极绝缘膜4A时，为了抑制栅·漏极间的电容上升，最好将栅电极5的外侧的高介电常数栅极绝缘膜4A薄膜化到膜厚2nm左右以下(但是，不要露出基板1的表面)。
另外，在本实施方式中，在形成图20(d)所示的栅电极5后，也使位于栅电极5的外侧的高介电常数栅极绝缘膜4A残留，替代其，也可以去除该高介电常数栅极绝缘膜4A。如果这样的话，能够简单地实现第1实施方式的MISFET构造(参照图1)。此时，该高介电常数栅极绝缘膜4A的去除能够使用湿蚀刻或者选择干蚀刻。另外，使用湿蚀刻时，通过去除位于栅电极5的侧端部的下侧的高介电常数栅极绝缘膜4A的一部分，也可以在高介电常数栅极绝缘膜4A侧端部设置凹槽。
另外，在本实施方式中，在形成图20(d)所示的栅电极5后，薄膜化位于栅电极5的外侧的高介电常数栅极绝缘膜4A，替代其，也可以进行该高介电常数栅极绝缘膜4A的薄膜化。如果这样的话，能够简单地实现第1实施方式的第1变形例的MISFET构造(参照图3)。此时，在形成绝缘性侧壁7后，也可以例如使用氢氟酸的湿蚀刻或者选择干蚀刻去除从栅电极5观察，位于绝缘性侧壁7外侧的高介电常数栅极绝缘膜4A。使用湿蚀刻时，通过去除位于绝缘性侧壁7侧端部的下侧的高介电常数栅极绝缘膜4A的一部分，也可以在高介电常数栅极绝缘膜4A侧端部设置凹槽。
另外，在本实施方式中，绝缘性侧壁7的介电常数最好比高介电常数栅极绝缘膜4A的介电常数还低。如果这样的话，绝缘性侧壁7引起的栅电极5的寄生电容(主要是在栅电极5和源·漏区域12之间产生)。另外，此时，在图20(e)所示的绝缘性侧壁7形成工序中，最好通过将与高介电常数栅极绝缘膜4A相同的原料改变其成分配比而使用，形成绝缘性侧壁7，使其与高介电常数栅极绝缘膜4A相比具有低介电常数。如果这样的话，一边抑制高介电常数栅极绝缘膜4A的介电常数降低和绝缘性降低，一边能够简单地将绝缘性侧壁7的介电常数降得比高介电常数栅极绝缘膜4A的介电常数还低。具体的说，在使用例如HfSiON膜作为高介电常数栅极绝缘膜4A时，成为高介电常数栅极绝缘膜4A的HfSiON膜中的Hf浓度为50at％程度，另一方面，由相同HfSiON膜构成的绝缘性侧壁7中的Hf浓度为30at％程度，也可以降低与高介电常数栅极绝缘膜4A相比的绝缘性侧壁7的介电常数。
另外，在本实施方式中，以绝缘性侧壁7具有单侧壁构造的情况为例进行说明的，替代其，绝缘性侧壁7可以具有例如图2(a)和(b)所示的2层以上的多层结构(参照第1实施方式)。
另外，在本实施方式中，栅电极5最好是全硅化物栅电极或者金属栅电极。如果这样的话，能够可靠地谋求半导体装置的高集成化，高功能化和高速化。例如，在图20(d)所示的栅电极5形成工序中，事先形成覆盖栅电极5上面的保护膜，在如图20(f)所示的源·漏区域12形成工序之后，硅化源·漏区域12的表面，然后，去除上述保护膜后，也可以全硅化栅电极5。如果这样的话，能够简单地实现具有全硅化物栅电极的半导体装置。
(第6实施方式)
以下，对本发明第6实施方式中的半导体装置的制造方法，以NchMISFET的制造方法为例，一边参照附图一边进行说明。图21(a)～(g)是表示第6实施方式中的半导体装置的制造方法各工序的剖面图。
首先，如图21(a)所示，在例如由硅构成的基板上1，选择性地形成成为元件分离区域的STI3后，对基板1，在注入能量300keV，剂量1×1013cm-2条件下离子注入例如B。由此，形成作为活性区域的阱2。接着，进行击穿停止形成用离子注入(注入离子：B，注入能量150keV，剂量1×1013cm-2)和通道形成用离子注入(注入离子：B，注入能量20keV，剂量5×1012cm-2)。
接着，如图21(b)所示，在由阱2中的STI3包围的区域上，形成例如膜厚0.5nm左右硅氧化膜(图示省略)作为缓冲绝缘膜后，沉积例如膜厚4nm左右的HfSiON膜(氧化膜换算膜厚为1nm左右)，作为高介电常数栅极绝缘膜4B。
接着，如图21(c)所示，在高介电常数栅极绝缘膜4上形成由例如TaN等构成的膜厚100nm左右的栅电极材料膜5A。
接着，在栅电极材料膜5A上形成覆盖栅电极形成区域的抗蚀图案(图示省略)后，将该抗蚀图案作为掩模，对栅电极材料膜5A进行蚀刻，如图21(d)所示，形成栅电极5。然后，通过选择性蚀刻法去除2nm左右位于栅电极5的外侧的高介电常数栅极绝缘膜4B的膜厚。由此，能够将栅电极5的外侧的高介电常数栅极绝缘膜4减薄到残留膜厚2nm左右。
下面，在基板1上遍及增个面沉积例如由HfSiON膜等构成的膜厚10nm左右的高介电常数绝缘膜后，对该高介电常数绝缘膜进行深腐蚀，如图21(e)所示，在栅电极5的侧面上形成绝缘性补偿侧壁6。然后，由例如使用氢氟酸的湿蚀刻或者选择干蚀刻去除从栅电极5观察，位于绝缘性补偿侧壁6外侧的高介电常数栅极绝缘膜4B。接着，通过将栅电极5和绝缘性补偿侧壁6作为掩模，对基板1，在注入能量2keV，剂量1×1015cm-2条件下离子注入例如As，形成扩散区域10。然后，通过将栅电极5和绝缘性补偿侧壁6作为掩模，对基板1，在注入能量10keV，剂量3×1013cm-2条件下离子注入例如B，形成袋形区域11。并且，在本实施方式中，也可以在形成袋形区域11后，形成扩散区域10。
接着，在基板1上遍及整个面，沉积例如膜厚50nm左右绝缘膜后，对该绝缘膜进行深腐蚀，如图21(f)所示，在栅电极5的侧面通过绝缘性补偿侧壁6形成绝缘性侧壁7。
接着，将栅电极5，绝缘性补偿侧壁6和绝缘性侧壁7作为掩模，对基板1，在注入能量10keV，剂量5×1015cm-2条件离子注入例如As后，用例如1050℃程度的温度进行SPIKE RTA，活性化注入杂质。由此，如图21(g)所示，形成源·漏区域12。
通过以上说明的本实施方式的制造方法，能够比较简单地实现第2实施方式的第2变形例的MISFET构造(参照图9)。
即，通过本实施方式，由于在栅电极5的侧面上形成的绝缘性补偿侧壁6具有高介电常数，能够避免在形成由硅氧化膜等以往的绝缘膜构成的补偿侧壁时，由高介电常数栅极绝缘膜4B侧端部与以往的绝缘膜接触引起的，高介电常数栅极绝缘膜4B侧端部的组成接近SiO2等情形。因此，能够防止栅电极5的端部中的高介电常数栅极绝缘膜4B的介电常数降低和绝缘性降低，使用能够防止装置特性的降低和栅极绝缘膜可靠性的恶化。
另外，通过本实施方式，在栅电极5的侧面上形成的绝缘性补偿侧壁6具有高介电常数的同时，由于从栅电极5的下侧到绝缘性补偿侧壁6的下侧连续地形成高介电常数栅极绝缘膜4B，加强在栅电极5的端部附近栅电极5和扩散区域10之间的电容耦合的结果，能够得到高的栅·漏极间重叠效果，所以能够谋求装置特性的提高和热载流耐性的提高(例如参照非专利文献2)。
另外，通过本实施方式，由于从栅电极5的下侧到绝缘性补偿侧壁6的下侧连续地形成高介电常数栅极绝缘膜4B，能够维持在栅电极5的端部高介电常数栅极绝缘膜4B的连续性，在栅电极5的端部高介电常数栅极绝缘膜4B侧端部与例如硅氧化膜等以往的与侧壁膜不会直接接触。因此，能够更可靠地抑制在栅电极5的端部高介电常数栅极绝缘膜4B的介电常数降低和绝缘性降低，所以能够更可靠地防止装置特性的降低和栅极绝缘膜可靠性的恶化。
另外，通过本实施方式，由于高介电常数栅极绝缘膜4B中的绝缘性补偿侧壁6的下侧部分的厚度比高介电常数栅极绝缘膜4B中的栅电极5的下侧部分的厚度还小，能够抑制栅·漏极间的电容上升，降低对电路速度的坏的影响。并且，在实施扩散注入或LDD注入时，由于基板上存在的高介电常数膜的膜厚薄，能够抑制注入加速能量的增大，在扩散或LDD中能够容易地形成浅的连接，所以容易谋求装置特性的提高。
并且，在本实施方式中，在形成绝缘性补偿侧壁6后，也可以通过例如使用氢氟酸的湿蚀刻或者选择干蚀刻去除从栅电极5观察，位于绝缘性补偿侧壁6外侧的高介电常数栅极绝缘膜4B。使用湿蚀刻时，通过去除位于绝缘性补偿侧壁6侧端部的下侧的高介电常数栅极绝缘膜4B的一部分，也可以在高介电常数栅极绝缘膜4B侧端部设置凹槽。如果这样的话，能够简单地实现第2实施方式的第3变形例的MISFET构造(参照图10)。
另外，在本实施方式中，位于栅电极5的外侧的高介电常数栅极绝缘膜4B薄膜化的程度不是特别地限定的，例如使用HfSiON膜作为高介电常数栅极绝缘膜4B时，为了抑制栅·漏极间的电容上升，最好将栅电极5的外侧的高介电常数栅极绝缘膜4B薄膜化到膜厚2nm左右以下(但是不要露出基板1的表面)。
另外，在本实施方式中，绝缘性补偿侧壁6的介电常数最好比高介电常数栅极绝缘膜4B的介电常数还低。如果这样的话，能够降低由绝缘性补偿侧壁6产生的栅电极5的寄生电容(主要是在栅电极5和源·漏区域12之间产生)。另外，此时，在如图21(e)所示的绝缘性补偿侧壁6形成工序中，最好通过将与高介电常数栅极绝缘膜4B相同的原料改变其成分配比而使用，形成绝缘性补偿侧壁6，使其与高介电常数栅极绝缘膜4B相比具有低介电常数。如果这样的话，一边抑制高介电常数栅极绝缘膜4B的介电常数降低和绝缘性降低，一边能够简单地将绝缘性补偿侧壁6的介电常数降得比高介电常数栅极绝缘膜4B的介电常数还低。具体的说，例如使用HfSiON膜作为高介电常数栅极绝缘膜4B时，成为高介电常数栅极绝缘膜4B的HfSiON膜中的Hf浓度为50at％程度，另一方面，通过设定由相同的HfSiON膜构成的绝缘性补偿侧壁6中的Hf浓度为30at％程度，也可以降低与高介电常数栅极绝缘膜4B相比较的绝缘性补偿侧壁6的介电常数。
另外，在本实施方式中，在形成绝缘性补偿侧壁6后，去除从栅电极5观察，绝缘性补偿侧壁6外侧的高介电常数栅极绝缘膜4B，然后，进行用于形成扩散区域10和袋形区域11的离子注入。但是，替代其，在形成绝缘性补偿侧壁6后，也可以在从栅电极5观察，绝缘性补偿侧壁6外侧残留薄膜化的高介电常数栅极绝缘膜4B状态下，进行用于形成扩散区域10和袋形区域11的离子注入。即使这样，在本实施方式中由于栅电极5的外侧的高介电常数栅极绝缘膜4B被薄膜化，能够抑制离子注入中的加速能量的增大，在扩散区域10中，能够容易地形成浅的接合，由此可以容易谋求装置特性的提高。另外，此时，进行用于形成扩散区域10和袋形区域11的离子注入后，去除从栅电极5观察，位于绝缘性补偿侧壁6外侧的高介电常数栅极绝缘膜4B，然后，也可以进行在同一基板上中用于形成其他通道型或者不同电源系的MISFET的扩散区域和袋形区域的离子注入。
另外，在本实施方式中，形成如图21(d)所示的栅电极5后，使位于栅电极5的外侧的高介电常数栅极绝缘膜4B残留，替代其，也可以去除该高介电常数栅极绝缘膜4B。如果这样的话，能够简单地实现第2实施方式的MISFET构造(参照图6)。此时，在该高介电常数栅极绝缘膜4B的去除中能够使用湿蚀刻或者选择干蚀刻。另外，使用湿蚀刻时，也可以通过去除位于栅电极5的侧端部的下侧的高介电常数栅极绝缘膜4B的一部分，在高介电常数栅极绝缘膜4B侧端部设置凹槽。
另外，在本实施方式中，形成如图21(d)所示的栅电极5后，薄膜化位于栅电极5的外侧的高介电常数栅极绝缘膜4B，替代其，也可以不进行该高介电常数栅极绝缘膜4B的薄膜化。如果这样的话，能够简单地实现第2实施方式的第1变形例的MISFET构造(参照图6)。此时，在形成绝缘性补偿侧壁6后，也可以通过例如使用氢氟酸的湿蚀刻或者选择干蚀刻去除从栅电极5观察，位于绝缘性补偿侧壁6外侧的高介电常数栅极绝缘膜4B。使用湿蚀刻时，也可以通过去除位于绝缘性补偿侧壁6侧端部的下侧的高介电常数栅极绝缘膜4B的一部分，在高介电常数栅极绝缘膜4B侧端部设置凹槽。
另外，在本实施方式中，绝缘性侧壁7可以具有高介电常数或者也可以不具有。另外，在本实施方式中，绝缘性侧壁7可以具有例如图7(a)和(b)所示的多层结构(参照第2实施方式)。
另外，在本实施方式中，栅电极5最好是全硅化物栅电极或者金属栅电极。如果这样的话，能够可靠地谋求半导体装置的高集成化，高功能化和高速化。例如，在图21(d)所示的栅电极5的形成工序中，形成覆盖栅电极5上面的保护膜，在图21(g)所示的源·漏区域12的形成工序之后，硅化源·漏区域12的表面，然后，在去除上述保护膜后，也可以全硅化物栅电极5。如果这样的话，能够简单地实现具有全硅化物栅电极的半导体装置。
(第7实施方式)
以下，一边参照附图，一边对本发明第7实施方式中的半导体装置制造方法，以NchMISFET制造方法为例，进行说明。图22(a)～(g)是表示第7实施方式中的半导体装置的制造方法各工序的剖面图。
首先，如图22(a)所示，在例如由硅构成的基板上1，选择性地形成成为元件分离区域的STI3后，对基板1，在注入能量300keV，剂量1×1013cm-2条件离子注入例如B。由此，形成作为活性区域的阱2。接着，进行击穿停止形成用离子注入(注入离子：B，注入能量150keV，剂量1×1013cm-2)和通道形成用离子注入(注入离子：B，注入能量20keV，剂量5×1012cm-2)。
接着，如图22(b)所示，在由阱2中的STI3包围的区域上，作为缓冲绝缘膜，形成例如膜厚0.5nm左右的硅氧化膜(图示省略)，后，沉积例如膜厚4nm左右的HfSiON膜(氧化膜换算膜厚为1nm左右)作为高介电常数栅极绝缘膜4C。
接着，如图22(c)所示，在高介电常数栅极绝缘膜4C上形成由例如TaN等构成的膜厚100nm左右的栅电极材料膜5A。
接着，在栅电极材料膜5A上形成覆盖栅电极形成区域的抗蚀图案(图示省略)后，将该抗蚀图案作为掩模，对栅电极材料膜5A进行蚀刻，如图22(d)所示，形成栅电极5。然后，通过选择性蚀刻法蚀刻位于栅电极5的外侧的高介电常数栅极绝缘膜4C，去除膜厚2nm左右。由此，能够将栅电极5的外侧的高介电常数栅极绝缘膜4C减薄到残留膜厚2nm左右。
接着，在基板1上遍及整个面，沉积例如由HfSiON膜等构成的膜厚5nm左右的高介电常数绝缘膜后，对该高介电常数绝缘膜，进行深腐蚀，如图22(e)所示，在栅电极5的侧面形成绝缘性补偿侧壁6。然后，将没有被栅电极5和绝缘性补偿侧壁6覆盖的高介电常数栅极绝缘膜4C再去除膜厚1nm左右。由此，能够将从栅电极5观察，位于绝缘性补偿侧壁6外侧的高介电常数栅极绝缘膜4C减薄到残留膜厚1nm左右。然后，通过将栅电极5和绝缘性补偿侧壁6作为掩模，对基板1，在注入能量2keV，剂量1×1015cm-2条件下离子注入例如As，形成扩散区域10。然后，通过栅电极5和绝缘性补偿侧壁6作为掩模，对基板1，在注入能量10keV，剂量3×1013cm-2条件下离子注入例如B，形成袋形区域11。并且，在本实施方式中，也可以在形成袋形区域11后，形成扩散区域10。
接着，在基板1上遍及整个面，沉积例如膜厚50nm左右绝缘膜后，对该绝缘膜，进行深腐蚀，如图22(f)所示，在栅电极5的侧面通过绝缘性补偿侧壁6，形成绝缘性侧壁7。
下面，将栅电极5，绝缘性补偿侧壁6和绝缘性侧壁7作为掩模，对基板1，在注入能量10keV，剂量5×1015cm-2条件下离子注入例如As后，用例如1050℃程度的温度进行SPIKE RTA，活性化注入杂质。由此，如图22(g)所示，形成源·漏区域12。
通过以上说明的本实施方式的制造方法，能够比较的简单地实现图14所示的第3实施方式的变形例的MISFET构造。
即，通过本实施方式，由于在栅电极5的侧面上形成的绝缘性补偿侧壁6具有高介电常数，能够避免在形成由硅氧化膜等以往的绝缘膜构成的补偿侧壁时，高介电常数栅极绝缘膜4C侧端部与以往的绝缘膜接触引起的，高介电常数栅极绝缘膜4C侧端部的组成接近SiO2等情形。因此，能够防止栅电极5的端部中的高介电常数栅极绝缘膜4C的介电常数降低和绝缘性降低，所以能够防止装置特性的降低和栅极绝缘膜可靠性的恶化。
另外，通过本实施方式，在栅电极5的侧面上形成的绝缘性补偿侧壁6具有高介电常数的同时，由于从栅电极5下侧到绝缘性侧壁7下侧连续地形成高介电常数栅极绝缘膜4C，加强在栅电极5的端部附近栅电极5和扩散区域10之间的电容耦合。其结果，能够得到高的栅·漏极间重叠效果，所以能够谋求装置特性的提高和热载流耐性的提高(例如参照非专利文献2)。
另外，通过本实施方式，由于从栅电极5下侧到绝缘性侧壁7下侧连续地形成高介电常数栅极绝缘膜4C，能够维持在栅电极5的端部高介电常数栅极绝缘膜4C的连续性，在栅电极5的端部高介电常数栅极绝缘膜4C侧端部与例如硅氧化膜等以往的与侧壁膜不会直接接触。即使在例如绝缘性补偿侧壁6的宽度非常薄时，高介电常数栅极绝缘膜4C侧端部也不会与绝缘性侧壁7接触。因此，能够更可靠地抑制在栅电极5的端部高介电常数栅极绝缘膜4C的介电常数降低和绝缘性降低，所以能够更可靠地防止装置特性的降低和栅极绝缘膜可靠性的恶化。
另外，通过本实施方式，将绝缘性补偿侧壁6的下侧的高介电常数栅极绝缘膜4C的膜厚，减薄到比栅电极5的下侧的高介电常数栅极绝缘膜4C的膜厚还薄的同时，将绝缘性侧壁7的下侧的高介电常数栅极绝缘膜4C的膜厚，减薄到比绝缘性补偿侧壁6的下侧的高介电常数栅极绝缘膜4C的膜厚还薄。因此，能够分别抑制由绝缘性侧壁7的下侧存在的高介电常数栅极绝缘膜4C引起，栅电极5和源·漏区域12之间中的寄生电容上升，以及伴随其对电路速度产生的坏的影响。另外，在实施扩散注入或LDD注入时，由于减薄基板上存在的高介电常数膜的膜厚，能够抑制注入加速能量的增大，在扩散或LDD中，能够容易地形成浅的连接，其结果，容易谋求装置特性的提高。具体的说，将栅电极5和绝缘性补偿侧壁6作为掩模，进行用于形成扩散10区域的离子注入时也能够将加速能量的增大抑制到最小限度，在扩散区域10中，能够容易形成更浅的连接，由此变得容易谋求装置特性的提高。
并且，在本实施方式中，在形成绝缘性侧壁7后，也可以通过例如使用氢氟酸的湿蚀刻或者选择干蚀刻去除从栅电极5观察，位于绝缘性侧壁7外侧的高介电常数栅极绝缘膜4C。使用湿蚀刻时，通过去除绝缘性侧壁7的下侧的高介电常数栅极绝缘膜4C的一部分，也可以在高介电常数栅极绝缘膜4C侧端部设置凹槽。如果这样的话，能够简单地实现图15所示的第3实施方式的变形例的MISFET构造。
另外，在本实施方式中，栅电极5的外侧中的高介电常数栅极绝缘膜4C的薄膜化程度，在绝缘性补偿侧壁6的下侧，在绝缘性侧壁7的下侧都不是特别限定的。但是，作为高介电常数栅极绝缘膜4C，使用例如HfSiON膜时，为了抑制栅·漏极间的电容上升，最好将栅电极5的外侧的高介电常数栅极绝缘膜4C薄膜化到膜厚2nm左右以下。
另外，在本实施方式中，绝缘性补偿侧壁6的介电常数最好比高介电常数栅极绝缘膜4C的介电常数还低。如果这样的话，能够降低由绝缘性补偿侧壁6产生的栅电极5的寄生电容(主要是在栅电极5和源·漏区域12之间产生)。另外，此时，在图22(e)所示的绝缘性补偿侧壁6形成工序中，最好通过将与高介电常数栅极绝缘膜4C相同的原料改变其成分配比而使用，形成绝缘性补偿侧壁6，使其与高介电常数栅极绝缘膜4C相比具有低介电常数。如果这样的话，一边抑制高介电常数栅极绝缘膜4C的介电常数降低和绝缘性降低，一边能够简单地将绝缘性补偿侧壁6的介电常数降得比高介电常数栅极绝缘膜4C的介电常数还低。具体的说，使用例如HfSiON膜作为高介电常数栅极绝缘膜4C时，通过设定成为高介电常数栅极绝缘膜4C的HfSiON膜中的Hf浓度为50at％程度，另一方面，由相同的HfSiON膜构成的绝缘性补偿侧壁6中的Hf浓度为30at％程度，也可以降低与高介电常数栅极绝缘膜4C相比较的绝缘性补偿侧壁6的介电常数。
另外，在本实施方式中，在形成图22(d)所示的栅电极5后，薄膜化位于栅电极5的外侧的高介电常数栅极绝缘膜4C(第1薄膜化)的同时，在形成图22(e)所示的绝缘性补偿侧壁6后，从栅电极5观察，进一步薄膜化位于绝缘性补偿侧壁6外侧的高介电常数栅极绝缘膜4C(第2薄膜化)。但是，替代其，也可以不进行第1和第2薄膜化。如果这样的话，能够简单地实现图11所示的第3实施方式的MISFET构造。或者，也可以只是不进行第1薄膜化。如果这样的话，能够简单地实现图12所示的第3实施方式变形例的MISFET构造。或者，也可以只是不进行第2薄膜化。如果这样的话，能够简单地实现图13所示的第3实施方式变形例的MISFET构造。即使在如以上，省略至少1个薄膜化工序时，在形成绝缘性侧壁7后，也可以通过例如使用氢氟酸的湿蚀刻或者选择干蚀刻去除从栅电极5观察，位于绝缘性侧壁7外侧的高介电常数栅极绝缘膜4C。使用湿蚀刻时，通过去除位于绝缘性侧壁7侧端部的下侧的高介电常数栅极绝缘膜4C的一部分，也可以在高介电常数栅极绝缘膜4C侧端部设置凹槽。
另外，在本实施方式中，绝缘性侧壁7可以具有高介电常数或者也可以不具有。另外，在本实施方式中，绝缘性侧壁7也可以具有例如图7(a)和(b)所示的多层结构(参照第2实施方式)。
另外，在本实施方式中，栅电极5最好是全硅化物栅电极或者金属栅电极。如果这样的话，能够可靠地谋求半导体装置的高集成化，高功能化和高速化。例如，在图22(d)所示的栅电极5的形成工序中，事先形成覆盖栅电极5上面的保护膜，在图22(g)所示的源·漏区域12的形成工序之后，硅化源·漏区域12的表面，然后，去除上述保护膜后，也可以全硅化物栅电极5。如果这样的话，简单地实现具有全硅化物栅电极的半导体装置能够。
(第8实施方式)
以下，关于本发明第8实施方式中的半导体装置的制造方法，以NchMISFET的制造方法为例，一边参照附图一边进行说明。图23(a)～(g)和图24(a)～(d)是表示第8实施方式中的半导体装置制造方法的各工序的剖面图。
首先，如图23(a)所示，例如在硅构成的基板上1上，选择性地形成成为元件分离区域的STI3后，对基板1，在注入能量300keV，剂量1×1013cm-2条件下离子注入例如B。由此，形成作为活性区域的阱2。接着，进行击穿停止形成用离子注入(注入离子：B，注入能量150keV，剂量1×1013cm-2)和通道形成用离子注入(注入离子：B，注入能量20keV，剂量5×1012cm-2)。
接着，如图23(b)所示，在由阱2中的STI3包围的区域上，形成例如膜厚0.5nm左右的硅氧化膜(图示省略)作为缓冲绝缘膜后，沉积例如膜厚4nm左右的HfSiON膜(氧化膜换算膜厚为1nm左右)，作为高介电常数栅极绝缘膜4B。
接着，如图23(c)所示，在高介电常数栅极绝缘膜4B上形成例如膜厚100nm左右的多晶硅膜作为栅电极材料膜5A后，在栅电极材料膜5A上沉积例如膜厚10nm左右的硅氧化膜作为覆盖膜(保护膜)15。
接着，在覆盖膜15上形成覆盖栅电极形成区域的抗蚀图案(图示省略)后，将该抗蚀图案作为掩模，对覆盖膜15和栅电极材料膜5A依次进行蚀刻，如图23(d)所示，形成由覆盖膜15覆盖上面的栅电极5。然后，通过选择性的蚀刻蚀刻位于栅电极5的外侧的高介电常数栅极绝缘膜4B，进一步去除膜厚2nm左右。由此，能够将栅电极5的外侧的高介电常数栅极绝缘膜4B减薄到残留膜厚2nm左右。
接着，在基板1上遍及整个面，沉积例如由HfSiON膜等构成的膜厚10nm左右的高介电常数绝缘膜后，对该高介电常数绝缘膜进行深腐蚀，如图23(e)所示，在栅电极5的侧面形成绝缘性补偿侧壁6。然后，通过例如使用氢氟酸的湿蚀刻或者选择干蚀刻去除从栅电极5观察，位于绝缘性补偿侧壁6外侧的高介电常数栅极绝缘膜4B。接着，通过将栅电极5和绝缘性补偿侧壁6作为掩模，对基板1，在注入能量2keV，剂量1×1015cm-2条件下离子注入例如As，形成扩散区域10。然后，通过将栅电极5和绝缘性补偿侧壁6作为掩模，对基板1，在注入能量10keV，剂量3×1013cm-2条件下离子注入例如B，形成袋形区域11。并且，在本实施方式中，也可以在形成袋形区域11后，形成扩散区域10。
接着，在基板1上遍及整个面，沉积例如由SiN膜构成的膜厚50nm左右的绝缘膜后，对该绝缘膜进行深腐蚀，如图23(f)所示，通过绝缘性补偿侧壁6在栅电极5的侧面上形成绝缘性侧壁7。
接着，将栅电极5，绝缘性补偿侧壁6和绝缘性侧壁7作为掩模，对基板1，在注入能量10keV，剂量5×1015cm-2条件下离子注入例如As后，例如用1050℃程度的温度进行SPIKE RTA，活性化注入杂质。由此，如图23(g)所示，形成源·漏区域12。
接着，在包含源·漏区域12的上面的基板1上遍及整个面上，沉积例如由Ni膜构成的膜厚10nm左右的金属膜后，通过实施RTA，构成该金属膜的Ni和构成基板1(设置源·漏区域12的部分)的硅反应，因此，如图24(a)所示，在源·漏区域12上形成硅化物层13。然后，剥离去除残留在基板1上的未反应的金属膜。
接着，如图24(b)所示，在包含栅电极5的上面的基板1上遍及整个面上，沉积例如膜厚400nm左右的层间绝缘膜14。
接着，如图24(c)所示，通过例如CMP(chemical mechanicalpolishing)，将层间绝缘膜14，磨削到其表面与覆盖膜15的上面变为一平面后，通过蚀刻法去除该露出的覆盖膜15。此时，也能够去除CMP后的层间绝缘膜14的上部和绝缘性补偿侧壁6上部。
接着，通过在包含栅电极5的上面的基板1上面遍及整个面上，沉积例如由Ni膜构成的膜厚100nm左右的金属膜后，实施RTA，构成该金属膜的Ni和构成栅电极5的硅反应，因此，如图24(d)所示，形成全硅化物的栅电极16。
通过以上说明的本实施方式的制造方法，比较的能够简单地实现使用FUSI(full silicide)构造的第2实施方式的第2变形例的MISFET构造(参照图9)。
并且，在本实施方式中，形成绝缘性补偿侧壁6后，也可以通过例如使用氢氟酸的湿蚀刻或者选择干蚀刻去除从栅电极5观察，位于绝缘性补偿侧壁6外侧的高介电常数栅极绝缘膜4B。使用湿蚀刻时，通过去除位于绝缘性补偿侧壁6侧端部的下侧的高介电常数栅极绝缘膜4B的一部分，也可以在高介电常数栅极绝缘膜4B的侧端部设置凹槽。如果这样的话，能够简单地实现使用FUSI构造的第2实施方式的第3变形例MISFET构造(参照图10)。
另外，在本实施方式中，位于栅电极5的外侧的高介电常数栅极绝缘膜4B的薄膜化程度并不是被特别限定的，例如使用HfSiON膜作为高介电常数栅极绝缘膜4B时，为了抑制栅·漏极间的电容上升，最好将栅电极5的外侧的高介电常数栅极绝缘膜4B薄膜化到膜厚2nm左右以下(但是不要露出基板1的表面)。
另外，在本实施方式中，绝缘性补偿侧壁6的介电常数最好比高介电常数栅极绝缘膜4B的介电常数还低。如果这样的话，能够降低由绝缘性补偿侧壁6产生的栅电极5的寄生电容(主要是在栅电极5和源·漏区域12之间产生)。另外，此时，在图23(e)所示的绝缘性补偿侧壁6形成工序中，最好通过将与高介电常数栅极绝缘膜4B相同的原料改变其成分配比而使用，形成绝缘性补偿侧壁6，使其与高介电常数栅极绝缘膜4B相比具有低介电常数。如果这样的话，既可以抑制高介电常数栅极绝缘膜4B的介电常数降低和绝缘性降低，也能够简单地将绝缘性补偿侧壁6的介电常数降得比高介电常数栅极绝缘膜4B的介电常数低。具体的说，例如使用HfSiON膜，作为高介电常数栅极绝缘膜4B时，通过设定变为高介电常数栅极绝缘膜4B的HfSiON膜中的Hf浓度为50at％程度，另一方面，由相同的HfSiON膜构成的绝缘性补偿侧壁6中的Hf浓度为30at％程度，也可以降低与高介电常数栅极绝缘膜4B相比较的绝缘性补偿侧壁6的介电常数。
另外，在本实施方式中，形成绝缘性补偿侧壁6后，去除从栅电极5观察，绝缘性补偿侧壁6外侧的高介电常数栅极绝缘膜4B，然后，进行用于形成扩散区域10和袋形区域11的离子注入。但是，替代其，形成绝缘性补偿侧壁6后，也可以对从栅电极5观察，绝缘性补偿侧壁6外侧，在残留薄膜化的高介电常数栅极绝缘膜4B的状态下进行用于形成扩散区域10和袋形区域11的离子注入。即使这样，在本实施方式中，由于栅电极5的外侧的高介电常数栅极绝缘膜4B被薄膜化，能够抑制离子注入中的加速能量的增大，在扩散区域10中，能够容易地形成浅的接合，由此，能够容易谋求装置特性的提高。另外，此时，进行用于形成扩散区域10和袋形区域11的离子注入后，去除从栅电极5观察，位于绝缘性补偿侧壁6外侧的高介电常数栅极绝缘膜4B，然后，也可以进行用于形成同一基板上的其他通道型或者不同电源系的MISFET的扩散区域和袋形区域的离子注入。
另外，在本实施方式中，绝缘性侧壁7可以具有高介电常数或者也可以不具有。另外，在本实施方式中，绝缘性侧壁7也可以具有例如图7(a)和(b)所示的多层结构(参照第2实施方式)。
另外，在本实施方式中，栅电极5最好是全硅化物栅电极或者金属栅电极。如果这样的话，能够可靠地谋求半导体装置的高集成化，高功能化和高速化。
另外，在本实施方式中，形成了使用FUSI构造的第2实施方式的第2变形例的MISFET构造，替代其，也可以使用FUSI构造形成第1实施方式或者其第1～第3变形例中的任意一个(参照图1，图3～图5)，第2实施方式或者其第1或者第3变形例(参照图6，图8，图10)，第3实施方式或者其变形例中的任意一个(参照图11～图15)，或者第4实施方式(参照图16～图19)的MISFET构造。
另外，在第1～第8实施方式中，也可以替代扩散区域10形成LDD区域。
另外，在第5～第8实施方式中，也可以替代NchMISFET形成PchMISFET。
另外，在第5～第8实施方式中，由于防止栅极绝缘膜·栅电极界面的恶化，也可以在栅电极5和高介电常数栅极绝缘膜4(4A～4C)之间，形成例如膜厚0.2nm左右的缓冲绝缘膜。
另外，在第1～第8实施方式中，在高介电常数栅极绝缘膜4(4A～4C)侧端部设置凹槽时，该凹槽的形状，只要是能够实现降低栅电极5和源·漏区域12之间电容这样的目的，并不是被特别限定的。例如如图25～27所示，也可以在从绝缘性侧壁7端部或者绝缘性补偿侧壁6端部到脱离的位置设置凹槽20A。或者，也可以例如图28～30所示，形成凹槽后的高介电常数栅极绝缘膜4(4A～4C)侧面相对于基板面垂直的方式，设置凹槽20B。并且，图25和图28表示在图3所示的第1实施方式的第2变形例构造中分别设置凹槽20A和20B的情况，图26和图29表示在如图9所示的第2实施方式的第2变形例的构造中分别设置凹槽20A和20B的情况，图27和图30表示在如图14所示的第3实施方式的变形例的构造中分别设置凹槽20A和20B的情况。
如以上说明的，本发明涉及半导体装置及其制造方法，尤其是在应用到具有高介电常数栅极绝缘膜的MISFET时，能够得到提高MISFET的驱动力和可靠性的效果，非常有用。

Claims (32)

1、一种半导体装置，具备：
在基板的活性区域上形成的高介电常数栅极绝缘膜；
在上述高介电常数栅极绝缘膜上形成的栅电极；以及
在上述栅电极侧面形成的高介电常数绝缘性侧壁。
2、根据权利要求1所述的半导体装置，其特征在于，
上述高介电常数栅极绝缘膜从上述栅电极的下侧到上述高介电常数绝缘性侧壁的下侧连续地形成。
3、根据权利要求2所述的半导体装置，其特征在于，
上述高介电常数栅极绝缘膜中的上述高介电常数绝缘性侧壁的下侧部分的厚度，比上述高介电常数栅极绝缘膜中的上述栅电极的下侧部分的厚度小。
4、根据权利要求1～3中的任一项所述的半导体装置，其特征在于，
上述高介电常数绝缘性侧壁的介电常数比上述高介电常数栅极绝缘膜的介电常数低。
5、根据权利要求4所述的半导体装置，其特征在于，
通过将与上述高介电常数栅极绝缘膜相同的原料改变其成分配比而使用，使得与上述高介电常数栅极绝缘膜相比具有低介电常数的方式，来形成上述高介电常数绝缘性侧壁。
6、一种半导体装置，具备：
在基板的活性区域上形成的高介电常数栅极绝缘膜；
在上述高介电常数栅极绝缘膜上形成的栅电极；
在上述栅电极的侧面形成的第1绝缘性侧壁；以及
在上述栅电极的侧面，夹着上述第1绝缘性侧壁形成的第2绝缘性侧壁，
上述第1绝缘性侧壁具有高介电常数。
7、根据权利要求6所述的半导体装置，其特征在于，
上述高介电常数栅极绝缘膜从上述栅电极的下侧到上述第1绝缘性侧壁的下侧连续地形成。
8、根据权利要求7所述的半导体装置，其特征在于，
上述高介电常数栅极绝缘膜中的上述第1绝缘性侧壁的下侧部分的厚度，比上述高介电常数栅极绝缘膜中的上述栅电极的下侧部分的厚度小。
9、根据权利要求6所述的半导体装置，其特征在于，
上述高介电常数栅极绝缘膜从上述栅电极的下侧到上述第2绝缘性侧壁的下侧连续地形成。
10、根据权利要求9所述的半导体装置，其特征在于，
上述高介电常数栅极绝缘膜中的上述第1绝缘性侧壁的下侧部分的厚度，与上述高介电常数栅极绝缘膜中的上述栅电极的下侧部分的厚度相等，
上述高介电常数栅极绝缘膜中的上述第2绝缘性侧壁的下侧部分的厚度，比上述高介电常数栅极绝缘膜中的上述栅电极的下侧部分的厚度小。
11、根据权利要求9所述的半导体装置，其特征在于，
上述高介电常数栅极绝缘膜中的上述第1绝缘性侧壁的下侧部分的厚度，比上述高介电常数栅极绝缘膜中的上述栅电极的下侧部分的厚度小，
上述高介电常数栅极绝缘膜中的上述第2绝缘性侧壁的下侧部分的厚度，与上述高介电常数栅极绝缘膜中的上述第1绝缘性侧壁的下侧部分的厚度相等。
12、根据权利要求9所述的半导体装置，其特征在于，
上述高介电常数栅极绝缘膜中的上述第1绝缘性侧壁的下侧部分的厚度，比上述高介电常数栅极绝缘膜中的上述栅电极的下侧部分的厚度小，
上述高介电常数栅极绝缘膜中的上述第2绝缘性侧壁的下侧部分的厚度，比上述高介电常数栅极绝缘膜中的上述第1绝缘性侧壁的下侧部分的厚度小。
13、根据权利要求6～12中的任一项所述的半导体装置，其特征在于，
上述第1绝缘性侧壁的介电常数比上述高介电常数栅极绝缘膜的介电常数低。
14、根据权利要求13所述的半导体装置，其特征在于，
通过将与上述高介电常数栅极绝缘膜相同的原料改变其成分配比而使用，使得与上述高介电常数栅极绝缘膜相比具有低介电常数的方式，来形成上述第1绝缘性侧壁。
15、根据权利要求1或者6所述的半导体装置，其特征在于，
在上述高介电常数栅极绝缘膜的侧端部设置有凹槽。
16、根据权利要求1或者6所述的半导体装置，其特征在于，
在上述基板和上述高介电常数栅极绝缘膜之间设置有缓冲绝缘膜。
17、根据权利要求16所述的半导体装置，其特征在于，
上述缓冲绝缘膜是氧化硅膜或者氮氧化硅膜。
18、根据权利要求1或者6所述的半导体装置，其特征在于，
上述栅电极为全硅化物栅电极或者金属栅电极。
19、一种半导体装置的制造方法，具备：
在基板的活性区域上形成高介电常数栅极绝缘膜的工序a；
在上述高介电常数栅极绝缘膜上形成栅电极的工序b；以及
在上述栅电极的侧面形成高介电常数绝缘性侧壁的工序c。
20、根据权利要求19所述的半导体装置的制造方法，其特征在于，
在上述工序b和上述工序c之间，进一步具备减薄位于上述栅电极外侧的上述高介电常数栅极绝缘膜的工序。
21、根据权利要求19所述的半导体装置的制造方法，其特征在于，
在上述工序c之后，进一步具备去除从上述栅电极看位于上述高介电常数绝缘性侧壁外侧的上述高介电常数栅极绝缘膜的工序。
22、根据权利要求19～21中的任一项所述的半导体装置的制造方法，其特征在于，
上述高介电常数绝缘性侧壁的介电常数比上述高介电常数栅极绝缘膜的介电常数低。
23、根据权利要求22所述的半导体装置的制造方法，其特征在于，
上述工序c包含，通过将与上述高介电常数栅极绝缘膜相同的原料改变其成分配比而使用，使得与上述高介电常数栅极绝缘膜相比具有低介电常数的方式，形成上述高介电常数绝缘性侧壁的工序。
24、一种半导体装置的制造方法，包括：
在基板的活性区域上形成高介电常数栅极绝缘膜的工序a；
在上述高介电常数栅极绝缘膜上形成栅电极的工序b；
在上述栅电极的侧面形成具有高介电常数的第1绝缘性侧壁的工序c；以及
在上述栅电极的侧面通过上述第1绝缘性侧壁，形成第2绝缘性侧壁的工序d。
25、根据权利要求24所述的半导体装置的制造方法，其特征在于，
在上述工序b和上述工序c之间进一步具备，减薄位于上述栅电极外侧的上述高介电常数栅极绝缘膜的工序。
26、根据权利要求24所述的半导体装置的制造方法，其特征在于，
在上述工序c和上述工序d之间，进一步具备去除从上述栅电极看位于上述第1绝缘性侧壁外侧的上述高介电常数栅极绝缘膜的工序。
27、根据权利要求24所述的半导体装置的制造方法，其特征在于，
上述工序c和上述工序d之间，进一步具备减薄从上述栅电极看位于上述第1绝缘性侧壁外侧的上述高介电常数栅极绝缘膜的工序，
在上述工序d之后，进一步具备去除从上述栅电极看位于上述第2绝缘性侧壁外侧的上述高介电常数栅极绝缘膜的工序。
28、根据权利要求24所述的半导体装置的制造方法，其特征在于，
上述工序b包含形成覆盖上述栅电极上面的保护膜的工序，
上述工序d之后，进一步具备对从上述栅电极看位于上述第2绝缘性侧壁外侧的上述活性区域表面硅化物化后，去除上述保护膜，然后，全硅化物化上述栅电极的工序。
29、根据权利要求24～28中的任一项所述的半导体装置的制造方法，其特征在于，
上述第1绝缘性侧壁的介电常数比上述高介电常数栅极绝缘膜的介电常数低。
30、根据权利要求29所述的半导体装置的制造方法，其特征在于，
上述工序c包含，通过将与上述高介电常数栅极绝缘膜相同的原料改变其成分配比而使用，使得与上述高介电常数栅极绝缘膜相比具有低介电常数的方式，形成上述第1绝缘性侧壁的工序。
31、根据权利要求21，26或者27中的任一项所述的半导体装置的制造方法，其特征在于，
上述高介电常数栅极绝缘膜的去除，使用湿蚀刻选择性地进行。
32、根据权利要求19或者24所述的半导体装置的制造方法，其特征在于，
在上述工序a之前，进一步具备在上述活性区域上形成缓冲绝缘膜的工序，
在上述工序a中，在上述活性区域上，通过上述缓冲绝缘膜形成上述高介电常数栅极绝缘膜。
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SE01 Entry into force of request for substantive examination
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WD01 Invention patent application deemed withdrawn after publication

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