CN1909243A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法。目的在于：在使用了高介电常数栅极绝缘膜的MISFET中，在不使高介电常数栅极绝缘膜劣化的情况下，提高MISFET的特性。夹着高介电常数栅极绝缘膜4A在衬底1的活性区域上形成有栅极电极5。在栅极电极5的侧面形成有绝缘性侧壁7。高介电常数栅极绝缘膜4A从栅极电极5的下侧连续形成到侧壁7的下侧。高介电常数栅极绝缘膜4A中的侧壁7的下侧区域的厚度小于高介电常数栅极绝缘膜4A中的栅极电极5的下侧区域的厚度。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法，具体地说，涉及MISFET(metal insulator semiconductor field effect transistor)的结构及制造方法，主要涉及让MISFET的驱动力及可靠性提高的技术。
背景技术
近年来，随着半导体集成电路装置的高集成化、高性能化及高速化，按照缩放比例(scaling)规则使延伸(Extension)的接合深度变浅，同时，使用Hf系氧化物或Al系氧化物等的相对介电常数为10或10以上的高介电常数膜来代替相对介电常数为4左右的SiO2系绝缘膜作为MISFET栅极绝缘膜。
图16(a)及图16(b)分别为示出了使用以往的高介电常数栅极绝缘膜的MISFET结构的剖面图(非专利文献1)。
如图16(a)所示，在衬底101的活性区域即阱102中的被STI(shallowtrench isolation)103围绕的区域上夹着高介电常数栅极绝缘膜104形成有栅极电极105。在栅极电极105的侧面形成有绝缘性侧壁107。在阱102中的侧壁107下侧形成有延伸(extension)区域110，同时，在阱102中的延伸区域110下侧形成有袋(pocket)状区域111。在阱102中的从栅极电极105来看位于延伸区域110及袋状区域111的外侧形成有源极·漏极区域112。
图16(b)所示的结构与图16(a)所示的结构的不同之处在于：在栅极电极105的侧面夹着绝缘性偏置(offset)侧壁106形成有侧壁107。这样一来，能够较容易地谋求栅极电极105和延伸区域110的重叠量的最佳化。
【非专利文献1】渡边健、「实现高性能·高可靠性的HfSiON-CMOS技术」、Semi.Forum Japan 2005
【非专利文献2】T.Hori、lEDM Tech.Dig.、1989年、p.777
【非专利文献3】H.Sayama其它、lEDM Tech.Dig.、2000年、p.239
但是，在使用了以往的高介电常数栅极绝缘膜的MISFET结构中，由于高介电常数栅极绝缘膜的侧端部直接接触到侧壁，因此产生了在形成例如由氧化硅膜等构成的侧壁时，高介电常数栅极绝缘膜的侧端部的组成接近于SiO2等问题。其结果是造成在栅极电极端部中高介电常数栅极绝缘膜的介电常数下降和绝缘性下降，使器件特性和栅极绝缘膜的可靠性恶化。
发明内容
如上所鉴，本发明的目的在于：在不使高介电常数栅极绝缘膜劣化的情况下，提高MISFET的特性。
为了达到上述目的，本案发明者们想到了让高介电常数栅极绝缘膜残存在侧壁下侧，从而防止高介电常数栅极绝缘膜的侧端部和侧壁接触的MISFET结构及其制造方法。但是，当让高介电常数栅极绝缘膜残存在侧壁下侧时，产生栅极·漏极之间的容量上升，从而对电路速度造成不良影响。并且，此时，当进行延伸注入和LDD(lightly doped drain)注入时，必须要通过高介电常数膜进行离子注入。那时，由于因下述理由而使注入加速能量变高，因此注入杂质朝向深度方向的扩展变大，换句话说，延伸和LDD的接合位置变深，其结果是产生不能获得所希望的器件特性的问题。
第1理由是当将高介电膜用作栅极绝缘膜时，即使不使膜的厚度变薄，也能够获得所希望的介电常数，因此将膜的厚度设定得较厚。
第2理由是高介电常数膜含有重金属，因此注入离子的Rp(ProjectionRange)变小。
于是，本案发明者们想到了让高介电常数栅极绝缘膜残存在侧壁下侧且将侧壁下侧的高介电常数栅极绝缘膜形成得薄于栅极电极下侧的高介电常数栅极绝缘膜的MISFET结构及其制造方法。
具体地说，本发明所涉及的半导体装置，包括：高介电常数栅极绝缘膜，形成在衬底的活性区域上；栅极电极，形成在上述高介电常数栅极绝缘膜上；以及绝缘性侧壁，形成在上述栅极电极的侧面。上述高介电常数栅极绝缘膜从上述栅极电极的下侧一直连续形成到上述绝缘性侧壁的下侧。上述高介电常数栅极绝缘膜中的上述绝缘性侧壁的下侧区域的至少一部分厚度，小于上述高介电常数栅极绝缘膜中的上述栅极电极的下侧区域的厚度。
在本发明的半导体装置中，上述绝缘性侧壁由第1绝缘性侧壁和第2绝缘性侧壁构成，该第1绝缘性侧壁形成在上述栅极电极的侧面，该第2绝缘性侧壁夹着上述第1绝缘性侧壁形成在上述栅极电极的侧面。上述高介电常数栅极绝缘膜从上述栅极电极的下侧一直连续形成到上述第1绝缘性侧壁的下侧。上述高介电常数栅极绝缘膜中的上述第1绝缘性侧壁的下侧区域的厚度，也可以小于上述高介电常数栅极绝缘膜中的上述栅极电极的下侧区域的厚度。
当上述绝缘性侧壁由上述第1绝缘性侧壁和上述第2绝缘性侧壁构成时，上述高介电常数栅极绝缘膜也可以不形成在上述第2绝缘性侧壁的下侧。
当上述绝缘性侧壁由上述第1绝缘性侧壁和上述第2绝缘性侧壁构成时，上述高介电常数栅极绝缘膜从上述栅极电极的下侧连续形成到上述第2绝缘性侧壁的下侧。上述高介电常数栅极绝缘膜中的上述第2绝缘性侧壁的下侧区域的厚度，也可以与上述高介电常数栅极绝缘膜中的上述第1绝缘性侧壁的下侧区域的厚度相等。
当上述绝缘性侧壁由上述第1绝缘性侧壁和上述第2绝缘性侧壁构成时，上述高介电常数栅极绝缘膜从上述栅极电极的下侧一直连续形成到上述第2绝缘性侧壁的下侧。上述高介电常数栅极绝缘膜中的上述第2绝缘性侧壁的下侧区域的厚度，也可以小于上述高介电常数栅极绝缘膜中的上述第1绝缘性侧壁的下侧区域的厚度。
在本发明的半导体装置中，上述绝缘性侧壁由第1绝缘性侧壁和第2绝缘性侧壁构成，该第1绝缘性侧壁形成在上述栅极电极的侧面，该第2绝缘性侧壁夹着上述第1绝缘性侧壁形成在上述栅极电极的侧面。上述高介电常数栅极绝缘膜从上述栅极电极的下侧一直连续形成到上述第2绝缘性侧壁的下侧。上述高介电常数栅极绝缘膜中的上述第1绝缘性侧壁的下侧区域的厚度，与上述高介电常数栅极绝缘膜中的上述栅极电极的下侧区域的厚度相等。上述高介电常数栅极绝缘膜中的上述第2绝缘性侧壁的下侧区域的厚度，也可以小于上述高介电常数栅极绝缘膜中的上述栅极电极的下侧区域的厚度。
在本发明的半导体装置中，也可以在上述高介电常数栅极绝缘膜的侧端部设置缺口。
在本发明的半导体装置中，也可以在上述衬底和上述高介电常数栅极绝缘膜之间设置缓冲绝缘膜。此时，上述缓冲绝缘膜可以是氧化硅膜或氧氮化硅薄膜。
在本发明的半导体装置中，上述栅极电极可以是整个区域被硅化物化的全硅化物栅极电极。
本发明所涉及的半导体装置的制造方法，包括：工序a，在衬底的活性区域上形成高介电常数栅极绝缘膜；工序b，在上述高介电常数栅极绝缘膜上形成栅极电极；工序c，在上述工序b之后，将位于上述栅极电极外侧的上述高介电常数栅极绝缘膜的部分蚀刻，使该部分的厚度变薄；以及工序d，在上述工序c之后，在上述栅极电极的侧面形成绝缘性侧壁。
在本发明的半导体装置的制造方法中，也可以在上述工序d之后，包括将位于上述绝缘性侧壁外侧的上述高介电常数栅极绝缘膜的部分除去的工序。
在本发明的半导体装置的制造方法中，上述绝缘性侧壁由第1绝缘性侧壁和第2绝缘性侧壁构成。上述工序d包含工序d1和工序d2，在该工序d1中，在上述栅极电极的侧面形成上述第1绝缘性侧壁，在该工序d2中，夹着上述第1绝缘性侧壁在上述栅极电极的侧面形成上述第2绝缘性侧壁。
当上述工序d包含上述工序d1和上述工序d2时，也可以在上述工序d1和上述工序d2之间，还包括将位于上述第1绝缘性侧壁外侧的上述高介电常数栅极绝缘膜的部分除去的工序。
当上述工序d包含上述工序d1和上述工序d2时，在上述工序d1和上述工序d2之间，包括将位于上述第1绝缘性侧壁外侧的上述高介电常数栅极绝缘膜的部分蚀刻，使该部分更薄的工序。在上述工序d2之后，还包括将位于上述第2绝缘性侧壁外侧的上述高介电常数栅极绝缘膜的部分除去的工序。
在本发明的半导体装置的制造方法中，上述高介电常数栅极绝缘膜的除去是利用湿蚀刻法选择性进行的。
在本发明的半导体装置的制造方法中，上述工序b含有形成覆盖上述栅极电极的上表面的保护膜的工序。在上述工序d之后，也可以还包括在将位于上述绝缘性侧壁外侧的上述活性区域的表面硅化物化后，将上述保护膜除去，然后，使上述栅极电极全部硅化物化的工序。
在本发明的半导体装置的制造方法中，在上述工序a之前，还包括在上述活性区域上形成缓冲绝缘膜的工序。在上述工序a中，也可以夹着上述缓冲绝缘膜在上述活性区域上形成上述高介电常数栅极绝缘膜。
(发明的效果)
根据本发明，由于高介电常数栅极绝缘膜从栅极电极下侧连续形成到侧壁下侧，换句话说，由于高介电常数栅极绝缘膜没有在栅极端部结束，因此能够抑制因高介电常数栅极绝缘膜的侧端部与侧壁膜的直接接触而造成的栅极端部的高介电常数栅极绝缘膜的介电常数下降及绝缘性降低。并且，由于将侧壁下侧的高介电常数栅极绝缘膜形成得薄于栅极电极下侧的高介电常数栅极绝缘膜，因此能够抑制栅极·漏极之间的容量上升，降低对电路速度的不良影响。而且，由于当进行延伸注人和LDD注入时夹着的高介电常数膜的厚度较薄，因此能够抑制注入加速能量的增大。所以，由于能够在延伸和LDD中很容易地形成较浅的接合，因此较易谋求器件特性的提高。
附图的简单说明
图1为示出了本发明的第1实施例所涉及的半导体装置的结构的剖面图。
图2为示出了本发明的第2实施例所涉及的半导体装置的结构的剖面图。
图3为示出了本发明的第2实施例的第2变形例所涉及的半导体装置的结构的剖面图。
图4为示出了本发明的第2实施例的第3变形例所涉及的半导体装置的结构的剖面图。
图5为示出了本发明的第3实施例所涉及的半导体装置的结构的剖面图。
图6为示出了本发明的第1实施例的变形例所涉及的半导体装置的结构的剖面图。
图7为示出了本发明的第2实施例的第1变形例所涉及的半导体装置的结构的剖面图。
图8为示出了本发明的第3实施例的变形例所涉及的半导体装置的结构的剖面图。
图9为示出了本发明的第4实施例所涉及的半导体装置的结构的剖面图。
图10为示出了本发明的第4实施例的变形例所涉及的半导体装置的结构的剖面图。
图11(a)～图11(f)为示出了本发明的第5实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图12(a)～图12(g)为示出了本发明的第6实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图13(a)～图13(g)为示出了本发明的第7实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图14(a)～图14(g)为示出了本发明的第8实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图15(a)～图15(d)为示出了本发明的第8实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图16(a)及图16(b)分别为示出了以往的MISFET的结构的剖面图。
(符号的说明)
1-衬底；2-p型阱；3-STI；4(4A～4E)-高介电常数栅极绝缘膜；5A-栅极电极材料膜；5-栅极电极；6-偏置侧壁；7-侧壁；10-n型延伸区域；11-p型袋状区域；12-n型源极·漏极区域；13-硅化物层；14-层间绝缘膜；15-覆盖(cover)膜；16-被全部硅化物化的栅极电极；20-缺口；25-缓冲绝缘膜。
具体实施方式
(第1实施例)
以下，参照附图对本发明的第1实施例所涉及的半导体装置加以说明。图1为示出了第1实施例所涉及的半导体装置(具体地说，单(single)侧壁型MISFET)的结构的剖面图。另外，虽然在本实施例中，利用n型MISFET加以说明，但是将本发明使用在p型MISFET中也能够获得同样的效果。
如图1所示，在p型阱2中的被STI3围绕的活性区域上夹着高介电常数栅极绝缘膜4A形成有栅极电极5，该p型阱2形成在例如由硅构成的衬底1中。在栅极电极5的侧面形成有绝缘性侧壁7。在p型阱2中的侧壁7的下侧形成有n型延伸区域10，同时，在p型阱2中的n型延伸区域10的下侧形成有p型袋状区域11。在p型阱2中的从栅极电极5来看的位于n型延伸区域10及p型袋状区域11的外侧形成有n型源极·漏极区域12。
本实施例的第1特征在于：不仅在栅极电极5的下侧残存有高介电常数栅极绝缘膜4A，而且在侧壁7的下侧也残存有高介电常数栅极绝缘膜4A。即，高介电常数栅极绝缘膜4A从栅极电极5的下侧连续地形成到侧壁7的下侧。
并且，本实施例的第2特征在于：高介电常数栅极绝缘膜4A中的侧壁7的下侧区域的厚度小于高介电常数栅极绝缘膜4A中的栅极电极5的下侧区域的厚度。即，高介电常数栅极绝缘膜4A被形成为凸型形状。
根据本实施例，在高介电常数栅极绝缘膜4A的侧端部不与侧壁7接触的情况下，维持了在栅极电极5的端部的高介电常数栅极绝缘膜4A的连续性。这样一来，由于能够抑制在栅极电极5的端部的高介电常数栅极绝缘膜4A的介电常数下降及绝缘性下降，因此能够防止器件特性的下降和栅极绝缘膜可靠性的劣化。
并且，根据本实施例，由于在侧壁7的下侧存在高介电常数栅极绝缘膜4A，因此在栅极电极5的端部附近，栅极电极5和n型延伸区域10之间的容量结合(capacitive coupling)较强，其结果是能够获得较高的栅极·漏极之间的重叠效果(非专利文献2)。所以，能够同时谋求器件特性的提高及热载流子可靠性的提高。
另一方面，在本实施例中，由于在侧壁7的下侧存在高介电常数栅极绝缘膜4A，因此特别容易在栅极电极5和n型源极·漏极区域12之间产生容量上升，从而，有可能带来电路速度的降低。但是，如上所述，由于在本实施例中，将侧壁7下侧的高介电常数栅极绝缘膜4A形成得薄于栅极电极5下侧的高介电常数栅极绝缘膜4A，因此不但能够抑制栅极·漏极之间的容量上升，而且抑制了对电路速度的不良影响。
如上所述，根据本实施例，能够同时大幅度提高彼此为折衷(trade-off)关系的器件特性·电路特性、和栅极绝缘膜的可靠性。
(第1实施例的变形例)
以下，参照附图对本发明的第1实施例的变形例所涉及的半导体装置加以说明。图6为示出了第1实施例的变形例所涉及的半导体装置(具体地说，单侧壁型n型MISFET)的结构的剖面图。
本变形例与第1实施例的不同之处在于：通过将位于侧壁7的侧端部下侧的高介电常数栅极绝缘膜4A的一部分即高介电常数栅极绝缘膜4A的侧端部除掉，成为缺口状，来设置缺口20，如图6所示。
根据本变形例，能够进一步抑制因栅极电极5和n型源极·漏极区域12之间的容量上升而造成的对电路速度的不良影响。
(第2实施例)
以下，参照附图对本发明的第2实施例所涉及的半导体装置加以说明。另外，第1实施例是以单侧壁型MISFET为对象的，而第2实施例是以较易谋求栅极电极和延伸区域之间的重叠量的最佳化的双侧壁型MISFET(非专利文献3)为对象的。另外，虽然在本实施例中，利用n型MISFET进行说明，但是将本发明适用在p型MISFET时也能够获得同样的效果。
图2为示出了第2实施例所涉及的半导体装置的结构的剖面图。如图2所示，在p型阱2中的被STI3围绕的活性区域上夹着高介电常数栅极绝缘膜4B形成有栅极电极5，该p型阱2形成在例如由硅构成的衬底1中。在栅极电极5的侧面夹着绝缘性偏置侧壁6形成有绝缘性侧壁7。在p型阱2中的偏置侧壁6及侧壁7的下侧形成有n型延伸区域10，同时，在p型阱2中的n型延伸区域10的下侧形成有p型袋状区域11。在p型阱2中的从栅极电极5来看的位于n型延伸区域10及p型袋状区域11的外侧形成有n型源极·漏极区域12。
本实施例的第1特征在于：不仅在栅极电极5的下侧残存有高介电常数栅极绝缘膜4B，而且在偏置侧壁6的下侧也残存有高介电常数栅极绝缘膜4B。即，高介电常数栅极绝缘膜4B从栅极电极5的下侧连续地形成到偏置侧壁6的下侧。
并且，本实施例的第2特征在于：高介电常数栅极绝缘膜4B中的偏置侧壁6的下侧区域的厚度小于高介电常数栅极绝缘膜4B中的栅极电极5的下侧区域的厚度。即，高介电常数栅极绝缘膜4B被形成为凸型形状。
根据本实施例，在高介电常数栅极绝缘膜4B的侧端部不与偏置侧壁6接触的情况下，维持了在栅极电极5的端部的高介电常数栅极绝缘膜4B的连续性。这样一来，由于能够抑制在栅极电极5的端部的高介电常数栅极绝缘膜4B的介电常数下降及绝缘性下降，因此能够防止器件特性的下降和栅极绝缘膜可靠性的劣化。
并且，根据本实施例，由于在偏置侧壁6的下侧存在高介电常数栅极绝缘膜4B，因此在栅极电极5的端部附近，栅极电极5和n型延伸区域10之间的容量结合较强，其结果是能够获得较高的栅极·漏极之间的重叠效果(非专利文献2)。所以，能够同时谋求器件特性的提高及热载流子可靠性的提高。
而且，根据本实施例，由于在侧壁7的下侧不存在高介电常数栅极绝缘膜4B，因此能够进一步将栅极电极5和n型源极·漏极区域12之间的容量上升抑制得较小，能够将寄生容量上升和随之造成的对电路速度的不良影响抑制在最小限度。
如上所述，根据本实施例，能够同时大幅度提高彼此为折衷(trade-off)关系的器件特性·电路特性、和栅极绝缘膜可靠性。
(第2实施例的第1变形例)
以下，参照附图对本发明的第2实施例的第1变形例所涉及的半导体装置加以说明。图7为示出了第2实施例的第1变形例所涉及的半导体装置(具体地说，双侧壁型MISFET)的结构的剖面图。
本变形例与第2实施例的不同之处在于：通过将位于偏置侧壁6的侧端部下侧的高介电常数栅极绝缘膜4B的一部分即高介电常数栅极绝缘膜4B的侧端部除掉，成为缺口状，来设置缺口20，如图7所示。
根据本变形例，能够进一步抑制因栅极电极5和n型源极·漏极区域12之间的容量上升而造成的对电路速度的不良影响。
(第2实施例的第2变形例)
以下，参照附图对本发明的第2实施例的第2变形例所涉及的半导体装置加以说明。图3为示出了第2实施例的第2变形例所涉及的半导体装置(具体地说，双(double)侧壁型MISFET)的结构的剖面图。
本变形例与第2实施例的不同之处在于：不仅在栅极电极5的下侧及偏置侧壁6的下侧残存有高介电常数栅极绝缘膜4C，而且在侧壁7的下侧也残存有高介电常数栅极绝缘膜4C。即，高介电常数栅极绝缘膜4C从栅极电极5的下侧连续地形成到侧壁7的下侧。
并且，在本变形例中，侧壁7下侧的高介电常数栅极绝缘膜4C的厚度与偏置侧壁6下侧的高介电常数栅极绝缘膜4C的厚度相同。即，高介电常数栅极绝缘膜4C被形成为凸型形状。
根据本变形例，由于将高介电常数栅极绝缘膜4C从栅极电极5的下侧连续地形成到侧壁7的下侧，因此在偏置侧壁6的宽度非常薄时，也能够在高介电常数栅极绝缘膜4C的侧端部与侧壁7不接触的情况下，维持在栅极电极5的端部的高介电常数栅极绝缘膜4C的连续性。所以，能够抑制在栅极电极5的端部的高介电常数栅极绝缘膜4C的介电常数下降及绝缘性下降，因此能够防止器件特性的下降和栅极绝缘膜可靠性的劣化。
虽然，在本变形例中，由于与第1实施例一样，在侧壁7的下侧存在高介电常数栅极绝缘膜4C，因此有可能产生栅极电极5和n型源极·漏极区域12之间的容量上升。但是，如上所述，在本变形例中，由于将侧壁7下侧的高介电常数栅极绝缘膜4C形成得薄于栅极电极5下侧的高介电常数栅极绝缘膜4C，因此能够抑制寄生容量上升及随之而产生的对电路速度的不良影响。
(第2实施例的第3变形例)
参照附图对本发明的第2实施例的第3变形例所涉及的半导体装置加以说明。图4为示出了第2实施例的第3变形例所涉及的半导体装置(具体地说，双侧壁型MISFET)的结构的剖面图。
本变形例与第2实施例的不同之处在于，第1：不仅在栅极电极5的下侧及偏置侧壁6的下侧残存有高介电常数栅极绝缘膜4D，而且在侧壁7的下侧也残存有高介电常数栅极绝缘膜4D。即，高介电常数栅极绝缘膜4D从栅极电极5的下侧连续地形成到侧壁7的下侧。
本变形例与第2实施例的不同之处在于，第2：偏置侧壁6下侧的高介电常数栅极绝缘膜4D的厚度与栅极电极5下侧的高介电常数栅极绝缘膜4D的厚度相同。另外，侧壁7下侧的高介电常数栅极绝缘膜4D的厚度小于栅极电极5下侧的高介电常数栅极绝缘膜4D的厚度。即，将高介电常数栅极绝缘膜4D形成为凸型形状。
根据本变形例，由于将高介电常数栅极绝缘膜4D从栅极电极5的下侧连续地形成到侧壁7的下侧，因此在偏置侧壁6的宽度非常薄时，也能够在高介电常数栅极绝缘膜4D的侧端部与侧壁7不接触的情况下，维持在栅极电极5的端部的高介电常数栅极绝缘膜4D的连续性。所以，能够抑制在栅极电极5的端部的高介电常数栅极绝缘膜4D的介电常数下降及绝缘性下降，因此能够防止器件特性的下降和栅极绝缘膜可靠性的劣化。
虽然，在本变形例中，由于与第1实施例一样，在侧壁7的下侧存在高介电常数栅极绝缘膜4D，因此有可能产生栅极电极5和n型源极·漏极区域12之间的容量上升。但是，如上所述，在本变形例中，由于将侧壁7下侧的高介电常数栅极绝缘膜4D形成得薄于栅极电极5下侧的高介电常数栅极绝缘膜4D，因此能够抑制寄生容量上升及随之而产生的对电路速度的不良影响。
(第3实施例)
以下，参照附图对本发明的第3实施例所涉及的半导体装置加以说明。另外，第1实施例是以单侧壁型MISFET为对象的，而第3实施例是以较易谋求栅极电极和延伸区域之间的重叠量的最佳化的双侧壁型MISFET(非专利文献3)为对象的。另外，虽然在本实施例中，利用n型MISFET进行说明，但是将本发明适用在p型MISFET时也能够获得同样的效果。
图5为示出了第3实施例所涉及的半导体装置的结构的剖面图。如图5所示，在p型阱2中的被STI3围绕的活性区域上夹着高介电常数栅极绝缘膜4E形成有栅极电极5，该p型阱2形成在例如由硅构成的衬底1中。在栅极电极5的侧面夹着绝缘性偏置侧壁6形成有绝缘性侧壁7。在p型阱2中的偏置侧壁6及侧壁7的下侧形成有n型延伸区域10，同时，在p型阱2中的n型延伸区域10的下侧形成有p型袋状区域11。在p型阱2中的从栅极电极5来看的位于n型延伸区域10及p型袋状区域11的外侧形成有n型源极·漏极区域12。
本实施例的第1特征在于：不仅在栅极电极5的下侧残存有高介电常数栅极绝缘膜4E，而且在偏置侧壁6及侧壁7的下侧也残存有高介电常数栅极绝缘膜4E。即，高介电常数栅极绝缘膜4E从栅极电极5的下侧连续地形成到侧壁7的下侧。
并且，本实施例的第2特征在于：高介电常数栅极绝缘膜4E中的偏置侧壁6的下侧区域的厚度小于高介电常数栅极绝缘膜4E中的栅极电极5的下侧区域的厚度，且高介电常数栅极绝缘膜4E中的侧壁7的下侧区域的厚度小于高介电常数栅极绝缘膜4E中的偏置侧壁6的下侧区域的厚度。即，高介电常数栅极绝缘膜4E被形成为两层凸型形状。
根据本实施例，由于将高介电常数栅极绝缘膜4E从栅极电极5的下侧连续地形成到侧壁7的下侧，因此在偏置侧壁6的宽度非常薄时，也能够在高介电常数栅极绝缘膜4E的侧端部与侧壁7不接触的情况下，维持在栅极电极5的端部的高介电常数栅极绝缘膜4E的连续性。所以，能够抑制在栅极电极5的端部的高介电常数栅极绝缘膜4E的介电常数下降及绝缘性下降，因此能够防止器件特性的下降和栅极绝缘膜可靠性的劣化。
并且，根据本实施例，由于在偏置侧壁6的下侧存在高介电常数栅极绝缘膜4E，因此在栅极电极5的端部附近，栅极电极5和n型延伸区域10之间的容量结合较强，其结果是能够获得较高的栅极·漏极之间的重叠效果(overlapping effect)(非专利文献2)。所以，能够同时谋求器件特性的提高及热载流子可靠性的提高。
另一方面，在本实施例中，由于与第1实施例一样，在侧壁7的下侧存在高介电常数栅极绝缘膜4E，因此在栅极电极5和n型源极·漏极区域12之间产生容量上升，其结果是可能带来电路速度的降低。但是，如上所述，在本实施例中，由于先将偏置侧壁6下侧的高介电常数栅极绝缘膜4E的厚度形成得较薄，再使侧壁7下侧的高介电常数栅极绝缘膜4E的厚度更薄，因此能够将寄生容量上升及随之而造成的对电路速度的不良影响抑制得极低。
如上所述，根据本实施例，能够同时大幅度提高彼此为折衷(trade-off)关系的器件特性·电路特性、和栅极绝缘膜可靠性。
(第3实施例的变形例)
以下，参照附图对本发明的第3实施例的变形例所涉及的半导体装置加以说明。图8为示出了第3实施例的变形例所涉及的半导体装置(具体地说，双侧壁型MISFET)的结构的剖面图。
本变形例与第3实施例的不同之处在于：通过将位于侧壁7的侧端部下侧的高介电常数栅极绝缘膜4E的一部分即高介电常数栅极绝缘膜4E的侧端部除掉，成为缺口状，来设置缺口20，如图8所示。
根据本变形例，能够进一步抑制因栅极电极5和n型源极·漏极区域12之间的容量上升而造成的对电路速度的不良影响。
(第4实施例)
以下，参照附图对本发明的第4实施例所涉及的半导体装置加以说明。图9为示出了第4实施例所涉及的半导体装置(具体地说，单侧壁型MISFET)的结构的剖面图。另外，虽然在本实施例中，利用n型MISFET进行说明，但是将本发明适用在p型MISFET时也能够获得同样的效果。
本实施例与第1实施例的不同之处在于：在衬底1和高介电常数栅极绝缘膜4A之间，设置有例如氧化硅膜或氧氮化硅薄膜作为缓冲绝缘膜25，如图9所示。
根据本实施例，除了第1实施例的效果之外，还能够获得可使衬底·栅极绝缘膜界面保持正常的效果。即，通过在衬底1上夹着缓冲绝缘膜25形成高介电常数栅极绝缘膜4A，与在衬底1上直接形成了高介电常数栅极绝缘膜4A时相比，能够防止衬底·栅极绝缘膜界面的劣化。
另外，在本实施例中，在第1实施例的高介电常数栅极绝缘膜4A和衬底1之间设置了缓冲绝缘膜25。但是，即使在第2实施例的高介电常数栅极绝缘膜4B、第2实施例的第2变形例的高介电常数栅极绝缘膜4C、第2实施例的第3变形例的高介电常数栅极绝缘膜4D或第3实施例的高介电常数栅极绝缘膜4E和衬底1之间设置缓冲绝缘膜25来代替它，也能够获得与本实施例同样的效果。并且，也可以在栅极电极5和高介电常数栅极绝缘膜4A～4E之间设置缓冲绝缘膜，来代替在高介电常数栅极绝缘膜4A～4E和衬底1之间设置缓冲绝缘膜25。根据此结构，与在高介电常数栅极绝缘膜4A～4E上直接形成了栅极电极5相比，能够防止栅极电极·栅极绝缘膜界面的劣化。或者，也可以在高介电常数栅极绝缘膜4A～4E和衬底1之间设置缓冲绝缘膜25，同时，在栅极电极5和高介电常数栅极绝缘膜4A～4E之间设置缓冲绝缘膜。根据此结构，能够防止衬底·栅极绝缘膜界面及栅极绝缘膜·栅极电极界面双方的劣化。
(第4实施例的变形例)
以下，参照附图对本发明的第4实施例的变形例所涉及的半导体装置加以说明。图10为示出了第4实施例的变形例所涉及的半导体装置(具体地说，单侧壁型MISFET)的结构的剖面图。
本变形例与第4实施例的不同之处在于：通过将位于侧壁7的侧端部下侧的高介电常数栅极绝缘膜4A及缓冲绝缘膜25的叠层绝缘膜的一部分，即该叠层绝缘膜的侧端部除掉，成为缺口状，来设置缺口20，如图10所示。
根据本变形例，能够进一步抑制因栅极电极5和n型源极·漏极区域12之间的容量上升而造成的对电路速度的不良影响。
另外，在本变形例中，在第1实施例的高介电常数栅极绝缘膜4A和缓冲绝缘膜25的叠层绝缘膜的侧端部设置了缺口20。但是，即使在第2实施例的高介电常数栅极绝缘膜4B、第2实施例的第2变形例的高介电常数栅极绝缘膜4C、第2实施例的第3变形例的高介电常数栅极绝缘膜4D或第3实施例的高介电常数栅极绝缘膜4E中的任意一个和缓冲绝缘膜25的叠层绝缘膜的侧端部设置缺口来代替它，也能够获得与本变形例同样的效果。此时，也可以在高介电常数栅极绝缘膜4A～4E和衬底1之间设置缓冲绝缘膜25，同时，也在栅极电极5和高介电常数栅极绝缘膜4A～4E之间设置缓冲绝缘膜。
(第5实施例)
以下，参照附图，以n型MISFET的制造方法为例，对本发明的第5实施例所涉及的半导体装置的制造方法加以说明。图11(a)～图11(f)为示出了第5实施例所涉及的半导体装置的制造方法的各工序的剖面图。
首先，如图11(a)所示，在例如由硅构成的衬底1上，选择性地形成成为元件分离区域的STI3后，例如以注入能量为300keV、掺杂质量为1×1013cm-2的条件对衬底1离子注入B(硼)。藉此方法，形成成为活性区域的p型阱2。接着，进行穿通阻止物(punch-through stopper)形成用的离子注入(注入离子：B、注入能量为150keV、掺杂质量为1×1013cm-2)及沟道(channel)形成用的离子注入(注入离子：B、注入能量为20keV、掺杂质量为5×1012cm-2)。
其次，如图11(b)所示，在p型阱2中的被STI3围绕的活性区域上形成例如厚度为0.5nm左右的氧化硅膜(省略图示)作为缓冲绝缘膜后，沉积例如厚度为4nm左右的HfSiON膜(换算为氧化膜的厚度为1nm左右)作为高介电常数栅极绝缘膜4。
其次，如图11(c)所示，在高介电常数栅极绝缘膜4上形成例如膜的厚度为100nm左右的栅极电极材料膜5A。
其次，在栅极电极材料膜5A上形成了覆盖栅极电极形成区域的抗蚀图案(省略图示)后，以该抗蚀图案为掩膜，对栅极电极材料膜5A进行蚀刻，如图11(d)所示，形成栅极电极5。然后，通过将位于栅极电极5外侧的高介电常数栅极绝缘膜4选择性地蚀刻，除去2nm左右的厚度。这样一来，能够使位于栅极电极5外侧的高介电常数栅极绝缘膜4残留2nm左右的厚度。接着，通过以栅极电极5为掩膜，例如以注入能量为2keV、掺杂质量为1×1015cm-2的条件对衬底1离子注入As(砷)，来形成n型延伸区域10。然后，以栅极电极5为掩膜，例如以注入能量为10keV、掺杂质量为3×1013cm-2的条件对衬底1离子注入B，来形成p型袋状区域11。这里，也可以在形成了p型袋状区域11后，形成n型延伸区域10。
其次，对整个衬底1上沉积厚度为50nm左右的绝缘膜后，对该绝缘膜进行蚀刻，来在栅极电极5的侧面形成绝缘性侧壁7，如图11(e)所示。
其次，以栅极电极5及侧壁7为掩膜，例如以注入能量为10keV、掺杂质量为5×1015cm-2的条件对衬底1离子注入As后，再在例如1050℃左右的温度下进行SPIKE RTA(rapid thermal annealing)，使注入杂质活性化。藉此方法，形成n型源极·漏极区域12，如图11(f)所示。
根据如上所述的本实施例的制造方法，能够比较简单地实现第1实施例的MISFET结构(参照图1)。
由于高介电常数栅极绝缘膜4含有重金属，因此通过高介电常数栅极绝缘膜4的注入离子的Rp(Projection Range)很容易变小。所以，在图11(d)所示的工序中，为了形成n型延伸区域10或p型袋状区域11，当在栅极电极5的外侧对被高介电常数栅极绝缘膜4覆盖的衬底1进行离子注入时，必须要增大加速能量。但是，在本实施例中，由于使栅极电极5的外侧的高介电常数栅极绝缘膜4较薄，能够抑制加速能量的增大，因此能够在n型延伸区域10中很容易地形成较浅的接合，从而很容易地谋求器件特性的提高。
另外，在本实施例中，也可以在形成侧壁7后，通过使用了例如氟酸的湿蚀刻或选择干蚀刻来除去位于侧壁7外侧的高介电常数栅极绝缘膜4。此时，当用湿蚀刻时，也可以将位于侧壁7的侧端部下侧的高介电常数栅极绝缘膜4的一部分，即高介电常数栅极绝缘膜4的侧端部除掉，成为缺口状，来设置缺口。这样一来，能够很简单地实现第1实施例的变形例的MISFET结构(参照图6)。
并且，在本实施例中，虽然不特别限定栅极电极5的外侧中的高介电常数栅极绝缘膜4的薄膜化程度，但是当使用例如HfSiON膜作为高介电常数栅极绝缘膜4时，为了抑制栅极·漏极之间的容量上升，最好使栅极电极5外侧的高介电常数栅极绝缘膜4的厚度薄到2nm左右或2nm左右以下(但是，不使衬底1的表面露出)。
(第6实施例)
以下，参照附图，以n型MISFET的制造方法为例，对本发明的第6实施例所涉及的半导体装置的制造方法加以说明。图12(a)～图12(g)为示出了第6实施例所涉及的半导体装置的制造方法的各工序的剖面图。
首先，如图12(a)所示，在例如由硅构成的衬底1上，选择性地形成成为元件分离区域的STI3后，例如以注入能量为300keV、掺杂质量为1×1013cm-2的条件对衬底1离子注入B(硼)。藉此方法，形成成为活性区域的p型阱2。接着，进行穿通阻止物(punch-through stopper)形成用的离子注入(注入离子：B、注入能量为150keV、掺杂质量为1×1013cm-2)及沟道形成用的离子注入(注入离子：B、注入能量为20keV、掺杂质量为5×1012cm-2)。
其次，如图12(b)所示，在p型阱2中的被STI3围绕的活性区域上形成例如厚度为0.5nm左右的氧化硅膜(省略图示)作为缓冲绝缘膜后，沉积例如厚度为4nm左右的HfSiON膜(换算成氧化膜的厚度为1nm左右)作为高介电常数栅极绝缘膜4。
其次，如图12(c)所示，在高介电常数栅极绝缘膜4上形成例如膜的厚度为100nm左右的栅极电极材料膜5A。
其次，在栅极电极材料膜5A上形成覆盖栅极电极形成区域的抗蚀图案(省略图示)后，以该抗蚀图案为掩膜，对栅极电极材料膜5A进行蚀刻，如图12(d)所示，形成栅极电极5。然后，通过将位于栅极电极5外侧的高介电常数栅极绝缘膜4选择性地蚀刻，来除去2nm左右的厚度。这样一来，能够使栅极电极5外侧的高介电常数栅极绝缘膜4残留2nm左右的厚度。
其次，对整个衬底1上沉积厚度为10nm左右的绝缘膜后，对该绝缘膜进行蚀刻，来在栅极电极5的侧面形成偏置侧壁6，如图12(e)所示。然后，通过使用了例如氟酸的湿蚀刻或选择干蚀刻来除去位于偏置侧壁6外侧的高介电常数栅极绝缘膜4。接着，通过以栅极电极5及偏置侧壁6为掩膜，例如以注入能量为2keV、掺杂质量为1×1015cm-2的条件对衬底1离子注入As(砷)，来形成n型延伸区域10。然后，以栅极电极5及偏置侧壁6为掩膜，例如以注入能量为10keV、掺杂质量为3×1013cm-2的条件对衬底1离子注入B，来形成p型袋状区域11。
其次，对整个衬底1上沉积厚度为50nm左右的绝缘膜后，对该绝缘膜进行蚀刻，来在栅极电极5的侧面夹着偏置侧壁6形成绝缘性侧壁7，如图12(f)所示。
其次，在通过以栅极电极5、偏置侧壁6及侧壁7为掩膜，例如以注入能量为10keV、掺杂质量为5×1015cm-2的条件对衬底1离子注入As(砷)后，再在例如1050℃左右的温度下进行SPIKE RTA，来使注入杂质活性化。藉此方法，来形成n型源极·漏极区域12，如图12(g)所示。
根据上述本实施例的制造方法，能够比较简单地实现第2实施例的MISFET结构(参照图2)。
另外，在本实施例中，当在形成偏置侧壁6后，再通过例如使用了氟酸的湿蚀刻将位于偏置侧壁6外侧的高介电常数栅极绝缘膜4除去时，也可以将位于偏置侧壁6的侧端部下侧的高介电常数栅极绝缘膜4的一部分，即高介电常数栅极绝缘膜4的侧端部除掉，成为缺口状，来设置缺口。这样一来，能够很简单地实现第2实施例的第1变形例的MISFET结构(参照图7)。
并且，在本实施例中，虽然不特别限定栅极电极5的外侧中的高介电常数栅极绝缘膜4的薄膜化程度，但是当使用例如HfSiON膜作为高介电常数栅极绝缘膜4时，为了抑制栅极·漏极之间的容量上升，最好使栅极电极5外侧的高介电常数栅极绝缘膜4的厚度薄到2nm左右或2nm左右以下(但是，不使衬底1的表面露出)。
并且，在本实施例中，在形成了偏置侧壁6后，将位于偏置侧壁6外侧的高介电常数栅极绝缘膜4除去，然后，进行了为了形成n型延伸区域10及p型袋状区域11的离子注入。但是，也可以代替它，在形成偏置侧壁6之后，在让薄膜化的高介电常数栅极绝缘膜4残存在偏置侧壁6外侧的状态下，进行为了形成n型延伸区域10及p型袋状区域11的离子注入。即使这样做，由于在本实施例中使位于偏置侧壁6外侧的高介电常数栅极绝缘膜4较薄，能够抑制加速能量的增大，因此也能够在n型延伸区域10中很容易地形成较浅的接合，从而，较容易地谋求器件特性的提高。并且，此时，也可以在进行了为了形成n型延伸区域10及p型袋状区域11的离子注入后，再将位于偏置侧壁6外侧的高介电常数栅极绝缘膜4除去，然后，进行为了形成同一衬底上的其它沟道型或其它电源系MISFET的延伸区域及袋状区域的离子注入。
(第7实施例)
以下，参照附图，以n型MISFET的制造方法为例，对本发明的第7实施例所涉及的半导体装置的制造方法加以说明。图13(a)～图13(g)为示出了第7实施例所涉及的半导体装置的制造方法的各工序的剖面图。
首先，如图13(a)所示，在例如由硅构成的衬底1上，选择性地形成成为元件分离区域的STI3后，例如以注入能量为300keV、掺杂质量为1×1013cm-2的条件对衬底1离子注入B(硼)。藉此方法，形成成为活性区域的p型阱2。接着，进行穿通阻止物(punch-through stopper)形成用的离子注入(注入离子：B、注入能量为150keV、掺杂质量为1×1013cm-2)及沟道形成用的离子注入(注入离子：B、注入能量为20keV、掺杂质量为5×1012cm-2)。
其次，如图13(b)所示，在p型阱2中的被STI3围绕的活性区域上形成例如厚度为0.5nm左右的氧化硅膜(省略图示)作为缓冲绝缘膜后，沉积例如厚度为4nm左右的HfSiON膜(换算成氧化膜的厚度为1nm左右)作为高介电常数栅极绝缘膜4。
其次，如图13(c)所示，在高介电常数栅极绝缘膜4上形成例如膜的厚度为100nm左右的栅极电极材料膜5A。
其次，在栅极电极材料膜5A上形成覆盖栅极电极形成区域的抗蚀图案(省略图示)后，以该抗蚀图案为掩膜，对栅极电极材料膜5A进行蚀刻，如图13(d)所示，形成栅极电极5。然后，通过将位于栅极电极5外侧的高介电常数栅极绝缘膜4选择性地蚀刻，来除去2nm左右的厚度。这样一来，能够使栅极电极5外侧的高介电常数栅极绝缘膜4残留2nm左右的厚度。
其次，对整个衬底1上沉积厚度为5nm左右的绝缘膜后，对该绝缘膜进行蚀刻，来在栅极电极5的侧面形成绝缘性的偏置侧壁6，如图13(e)所示。然后，将没有被栅极电极5及偏置侧壁6遮盖的高介电常数栅极绝缘膜4再除去1nm左右。这样一来，能够使位于偏置侧壁6外侧的高介电常数栅极绝缘膜4残留1nm左右的厚度。然后，通过以栅极电极5及偏置侧壁6为掩膜，例如以注入能量为2keV、掺杂质量为1×1015cm-2的条件对衬底1离子注入As(砷)，来形成n型延伸区域10。然后，以栅极电极5及偏置侧壁6为掩膜，例如以注入能量为10keV、掺杂质量为3×1013cm-2的条件对衬底1离子注入B，来形成p型袋状区域11。
其次，对整个衬底1上沉积厚度为50nm左右的绝缘膜后，对该绝缘膜进行蚀刻，来在栅极电极5的侧面夹着偏置侧壁6形成绝缘性侧壁7，如图13(f)所示。
其次，在以偏置侧壁6及侧壁7为掩膜，例如以注入能量为10keV、掺杂质量为5×1015cm-2的条件对衬底1离子注入As(砷)后，再在例如1050℃左右的温度下进行SPIKE RTA，来使注入杂质活性化。藉此方法，来形成n型源极·漏极区域12，如图13(g)所示。
根据上述本实施例的制造方法，能够比较简单地实现第3实施例的MISFET结构(参照图5)。
并且，在本实施例中，先使偏置侧壁6下侧的高介电常数栅极绝缘膜4E的厚度较薄，再使偏置侧壁6外侧的高介电常数栅极绝缘膜4E的厚度更薄。所以，即使当以栅极电极5及偏置侧壁6为掩膜，进行为了形成n型延伸区域10的离子注入时，也能够将加速能量的增大抑制在最小限度，因此能够在n型延伸区域10中很容易地形成更浅的接合，从而较易谋求器件特性的提高。
另外，在本实施例中，也可以在形成侧壁7后，通过例如使用了氟酸的湿蚀刻或选择干蚀刻将位于侧壁7外侧的高介电常数栅极绝缘膜4除去。并且，此时，也可以将侧壁7端部的高介电常数栅极绝缘膜4即高介电常数栅极绝缘膜4的侧端部除掉，成为缺口状。这样一来，能够很简单地实现第3实施例的变形例的MISFET结构(参照图8)。
并且，在本实施例中，栅极电极5的外侧中的高介电常数栅极绝缘膜4的薄膜化程度，无论是在偏置侧壁6的下侧，还是在侧壁7的下侧都不作特别地限制。但是，当使用例如HfSiON膜作为高介电常数栅极绝缘膜4时，为了抑制栅极·漏极之间的容量上升，最好使栅极电极5外侧的高介电常数栅极绝缘膜4的厚度薄到2nm左右或2nm左右以下。
(第8实施例)
以下，参照附图，以n型MISFET的制造方法为例，对本发明的第8实施例所涉及的半导体装置的制造方法加以说明。图14(a)～图14(g)及图15(a)～图15(d)为示出了第8实施例所涉及的半导体装置的制造方法的各工序的剖面图。
首先，如图14(a)所示，在例如由硅构成的衬底1上，选择性地形成成为元件分离区域的STI3后，例如以注入能量为300keV、掺杂质量为1×1013cm-2的条件对衬底1离子注入B(硼)。藉此方法，形成成为活性区域的p型阱2。接着，进行穿通阻止物(punch-through stopper)形成用的离子注入(注入离子：B、注入能量为150keV、掺杂质量为1×1013cm-2)及沟道形成用的离子注入(注入离子：B、注入能量为20keV、掺杂质量为5×1012cm-2)。
其次，如图14(b)所示，在p型阱2中的被STI3围绕的活性区域上形成例如厚度为0.5nm左右的氧化硅膜(省略图示)作为缓冲绝缘膜后，沉积例如厚度为4nm左右的HfSiON膜(换算成氧化膜的厚度为1nm左右)作为高介电常数栅极绝缘膜4。
其次，如图14(c)所示，在高介电常数栅极绝缘膜4上形成例如膜的厚度为100nm左右的多晶硅膜作为栅极电极材料膜5A后，再在栅极电极材料膜5A上沉积例如膜的厚度为10nm左右的氧化硅膜作为覆盖膜(保护膜)15。
其次，在覆盖膜15上形成覆盖栅极电极形成区域的抗蚀图案(省略图示)后，再以该抗蚀图案为掩膜，对覆盖膜15及栅极电极材料膜5A依次进行蚀刻，来形成上表面被覆盖膜15覆盖的栅极电极5，如图14(d)所示。然后，通过选择性蚀刻将位于栅极电极5外侧的高介电常数栅极绝缘膜4除去2nm左右。这样一来，能够使栅极电极5外侧的高介电常数栅极绝缘膜4残留2nm左右的厚度。
其次，对整个衬底1上沉积厚度为10nm左右的绝缘膜后，对该绝缘膜进行蚀刻，来在栅极电极5的侧面形成偏置侧壁6，如图14(e)所示。然后，通过例如使用了氟酸的湿蚀刻或选择干蚀刻将位于偏置侧壁6外侧的高介电常数栅极绝缘膜4除去。接着，以栅极电极5及偏置侧壁6为掩膜，例如以注入能量为2keV、掺杂质量为1×1015cm-2的条件对衬底1离子注入As(砷)，来形成n型延伸区域10。然后，以栅极电极5及偏置侧壁6为掩膜，例如以注入能量为10keV、掺杂质量为3×1013cm-2的条件对衬底1离子注入B，来形成p型袋状区域11。
其次，对整个衬底1上沉积厚度为50nm左右的绝缘膜(例如，SiN膜)后，对该绝缘膜进行蚀刻，来在栅极电极5的侧面夹着偏置侧壁6形成绝缘性侧壁7，如图14(f)所示。
其次，在以栅极电极5、偏置侧壁6及侧壁7为掩膜，例如以注入能量为10keV、掺杂质量为5×1015cm-2的条件对衬底1离子注入As(砷)后，再在例如1050℃左右的温度下进行SPIKE RTA，来使注入杂质活性化。藉此方法，形成n型源极·漏极区域12，如图14(g)所示。
其次，在整个衬底上沉积厚度为10nm左右的金属膜(例如，Ni膜)，然后，通过进行RTA让衬底1的露出部分和金属膜反应，藉此方法，在n型源极·漏极区域12上形成硅化物层13，如图15(a)所示。然后，将残留在衬底1上的未反应的金属膜剥离、除去。
其次，如图15(b)所示，在含栅极电极5上的整个衬底1上沉积例如厚度为400nm左右的层间绝缘膜14。
其次，如图15(c)所示，通过例如CMP(chemical mechanicalpolishing)将层间绝缘膜14切削到其表面与覆盖膜15的上表面成为一个面为止，然后，通过蚀刻除去该露出的覆盖膜15。此时，CMP后的层间绝缘膜14的上部及偏置侧壁6的上部也被除去。
其次，在整个衬底1上沉积厚度为100nm左右的金属膜(例如，Ni膜)，然后，通过进行RTA让栅极电极5的露出部分和金属膜反应，藉此方法，形成被全部硅化物化的栅极电极16(高介电常数栅极绝缘膜4上的全部区域被硅化物化的栅极电极16)，如图15(d)所示。
根据如上所述的本实施例的制造方法，能够比较简单地实现使用了FUSI(full silicide)结构的第2实施例的MISFET结构(参照图2)。
另外，在本实施例中，当在形成偏置侧壁6后，再通过例如使用了氟酸的湿蚀刻将位于偏置侧壁6外侧的高介电常数栅极绝缘膜4除去时，也可以通过将位于偏置侧壁6的侧端部下侧的高介电常数栅极绝缘膜4的一部分，即高介电常数栅极绝缘膜4的侧端部除掉，成为缺口状，来设置缺口。这样一来，能够很简单地实现使用了FUSI结构的第2实施例的第1变形例的MISFET结构(参照图7)。
并且，在本实施例中，虽然对栅极电极5外侧的高介电常数栅极绝缘膜4的薄膜化程度不作特别限定，但是当使用例如HfSiON膜作为高介电常数栅极绝缘膜4时，为了抑制栅极·漏极之间的容量上升，最好使栅极电极5外侧的高介电常数栅极绝缘膜4的厚度薄到2nm左右或2nm左右以下(但是，不使衬底1的表面露出)。
并且，在本实施例中，在形成了偏置侧壁6后，再将位于偏置侧壁6外侧的高介电常数栅极绝缘膜4除去，然后，进行了为了形成n型延伸区域10及p型袋状区域11的离子注入。但是，也可以代替它，在形成偏置侧壁6之后，在让薄膜化的高介电常数栅极绝缘膜4残存在偏置侧壁6外侧的状态下，进行为了形成n型延伸区域10及p型袋状区域11的离子注入。即使这样做，由于在本实施例中使位于栅极电极5外侧的高介电常数栅极绝缘膜4较薄，能够抑制加速能量的增大，因此也能够在n型延伸区域10中很容易地形成较浅的接合，从而，较容易地谋求器件特性的提高。并且，此时，也可以在进行了为了形成n型延伸区域10及p型袋状区域11的离子注入后，再将位于偏置侧壁6外侧的高介电常数栅极绝缘膜4除去，然后，进行为了形成同一衬底上的其它沟道型或其它电源系MISFET的延伸区域及袋状区域的离子注入。
并且，在本实施例中，虽然形成了使用了FUSI结构的第2实施例的MISFET结构，但是也可以代替它，使用FUSI结构形成第1实施例或其变形例、第2实施例的各变形例、第3实施例或其变形例、或者第4实施例或其变形例的MISFET结构。
并且，在第1～第8实施例中，虽然将例如一层SiN膜结构用作了侧壁7，但是也可以代替它，使用例如将氧化膜(SiO2膜)和氮化膜(SiN膜)组合在一起的两层结构(例如，下层SiO2膜和上层SiN膜)或3层结构(例如，下层SiO2膜、中层SiN膜和上层SiO2膜)等。
并且，在第1～第8实施例中，也可以形成LDD来代替n型延伸区域10。
并且，在第5～第8实施例中，也可以形成p型MISFET来代替n型MISFET。
并且，在第5～第8实施例中，为了防止栅极绝缘膜·栅极电极界面的劣化，也可以在栅极电极5和高介电常数栅极绝缘膜4之间形成例如厚度为0.2nm左右的缓冲绝缘膜。
并且，在第1～第8实施例中，在侧壁7或偏置侧壁6的端部下侧设置了缺口20的高介电常数栅极绝缘膜4的侧面形状并不限定为图6、图7、图8或图10所示的那样的半圆形状。例如，高介电常数栅极绝缘膜4的侧面形状也可以为与衬底面垂直的形状。即，高介电常数栅极绝缘膜4的侧面也可以位于从侧壁7或偏置侧壁6的侧端面朝向栅极电极5侧凹入规定距离的位置。
(实用性)
如上所述，本发明涉及半导体装置及其制造方法，特别是在将本发明适用于具有高介电常数栅极绝缘膜的MISFET时，能够获得可提高MISFET的驱动力及可靠性的效果，非常实用。

Claims (18)

1、一种半导体装置，其特征在于：
包括：高介电常数栅极绝缘膜，形成在衬底的活性区域上，
栅极电极，形成在上述高介电常数栅极绝缘膜上，以及
绝缘性侧壁，形成在上述栅极电极的侧面；
上述高介电常数栅极绝缘膜从上述栅极电极的下侧一直连续形成到上述绝缘性侧壁的下侧；
上述高介电常数栅极绝缘膜中的上述绝缘性侧壁的下侧区域的至少一部分厚度，小于上述高介电常数栅极绝缘膜中的上述栅极电极的下侧区域的厚度。
2、根据权利要求1所述的半导体装置，其特征在于：
上述绝缘性侧壁由第1绝缘性侧壁和第2绝缘性侧壁构成，该第1绝缘性侧壁形成在上述栅极电极的侧面，该第2绝缘性侧壁夹着上述第1绝缘性侧壁形成在上述栅极电极的侧面；
上述高介电常数栅极绝缘膜从上述栅极电极的下侧一直连续形成到上述第1绝缘性侧壁的下侧；
上述高介电常数栅极绝缘膜中的上述第1绝缘性侧壁的下侧区域的厚度，小于上述高介电常数栅极绝缘膜中的上述栅极电极的下侧区域的厚度。
3、根据权利要求2所述的半导体装置，其特征在于：
上述高介电常数栅极绝缘膜没有形成在上述第2绝缘性侧壁的下侧。
4、根据权利要求2所述的半导体装置，其特征在于：
上述高介电常数栅极绝缘膜连续形成到上述第2绝缘性侧壁的下侧；
上述高介电常数栅极绝缘膜中的上述第2绝缘性侧壁的下侧区域的厚度，与上述高介电常数栅极绝缘膜中的上述第1绝缘性侧壁的下侧区域的厚度相等。
5、根据权利要求2所述的半导体装置，其特征在于：
上述高介电常数栅极绝缘膜从上述栅极电极的下侧一直连续形成到上述第2绝缘性侧壁的下侧；
上述高介电常数栅极绝缘膜中的上述第2绝缘性侧壁的下侧区域的厚度，小于上述高介电常数栅极绝缘膜中的上述第1绝缘性侧壁的下侧区域的厚度。
6、根据权利要求1所述的半导体装置，其特征在于：
上述绝缘性侧壁由第1绝缘性侧壁和第2绝缘性侧壁构成，该第1绝缘性侧壁形成在上述栅极电极的侧面，该第2绝缘性侧壁夹着上述第1绝缘性侧壁形成在上述栅极电极的侧面；
上述高介电常数栅极绝缘膜从上述栅极电极的下侧一直连续形成到上述第2绝缘性侧壁的下侧；
上述高介电常数栅极绝缘膜中的上述第1绝缘性侧壁的下侧区域的厚度，与上述高介电常数栅极绝缘膜中的上述栅极电极的下侧区域的厚度相等；
上述高介电常数栅极绝缘膜中的上述第2绝缘性侧壁的下侧区域的厚度，小于上述高介电常数栅极绝缘膜中的上述栅极电极的下侧区域的厚度。
7、根据权利要求1所述的半导体装置，其特征在于：
在上述高介电常数栅极绝缘膜的侧端部设置有缺口。
8、根据权利要求1所述的半导体装置，其特征在于：
在上述衬底和上述高介电常数栅极绝缘膜之间设置有缓冲绝缘膜。
9、根据权利要求8所述的半导体装置，其特征在于：
上述缓冲绝缘膜是氧化硅膜或氧氮化硅膜。
10、根据权利要求1所述的半导体装置，其特征在于：
上述栅极电极是整个区域被硅化物化的全硅化物栅极电极。
11、一种半导体装置的制造方法，其特征在于：
包括：工序a，在衬底的活性区域上形成高介电常数栅极绝缘膜；
工序b，在上述高介电常数栅极绝缘膜上形成栅极电极；
工序c，在上述工序b之后，将位于上述栅极电极外侧的上述高介电常数栅极绝缘膜的部分蚀刻，使该部分的厚度变薄；以及
工序d，在上述工序c之后，在上述栅极电极的侧面形成绝缘性侧壁。
12、根据权利要求11所述的半导体装置的制造方法，其特征在于：
在上述工序d之后，包括将位于上述绝缘性侧壁外侧的上述高介电常数栅极绝缘膜的部分除去的工序。
13、根据权利要求11所述的半导体装置的制造方法，其特征在于：
上述绝缘性侧壁由第1绝缘性侧壁和第2绝缘性侧壁构成；
上述工序d包含工序d1和工序d2，在该工序d1中，在上述栅极电极的侧面形成上述第1绝缘性侧壁，在该工序d2中，夹着上述第1绝缘性侧壁在上述栅极电极的侧面形成上述第2绝缘性侧壁。
14、根据权利要求13所述的半导体装置的制造方法，其特征在于：
在上述工序d1和上述工序d2之间，还包括将位于上述第1绝缘性侧壁外侧的上述高介电常数栅极绝缘膜的部分除去的工序。
15、根据权利要求13所述的半导体装置的制造方法，其特征在于：
在上述工序d1和上述工序d2之间，包括将位于上述第1绝缘性侧壁外侧的上述高介电常数栅极绝缘膜的部分蚀刻，使该部分更薄的工序；
在上述工序d2之后，还包括将位于上述第2绝缘性侧壁外侧的上述高介电常数栅极绝缘膜的部分除去的工序。
16、根据权利要求12、14或15中的任意一项所述的半导体装置的制造方法，其特征在于：
上述高介电常数栅极绝缘膜的除去是利用湿蚀刻法选择性地进行的。
17、根据权利要求11所述的半导体装置的制造方法，其特征在于：
上述工序b含有形成覆盖上述栅极电极的上表面的保护膜的工序；
在上述工序d之后，还包括在将位于上述绝缘性侧壁外侧的上述活性区域的表面硅化物化后，将上述保护膜除去，然后，使上述栅极电极全部硅化物化的工序。
18、根据权利要求11所述的半导体装置的制造方法，其特征在于：
在上述工序a之前，还包括在上述活性区域上形成缓冲绝缘膜的工序；
在上述工序a中，夹着上述缓冲绝缘膜在上述活性区域上形成上述高介电常数栅极绝缘膜。
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