JP2003258241A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2003258241A
JP2003258241A JP2002058232A JP2002058232A JP2003258241A JP 2003258241 A JP2003258241 A JP 2003258241A JP 2002058232 A JP2002058232 A JP 2002058232A JP 2002058232 A JP2002058232 A JP 2002058232A JP 2003258241 A JP2003258241 A JP 2003258241A
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Japan
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film
side wall
gate electrode
insulating film
gate insulating
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JP2002058232A
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English (en)
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Masaoki Kajiyama
正興 梶山
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 高誘電体ゲート絶縁膜の耐圧不良や信頼性劣
化を抑制し、かつ高い比誘電率の低下を防止した半導体
装置およびその製造方法を提供することを目的とする。 【解決手段】 ゲート電極を形成した後にその側壁に誘
電体膜からなる第１のサイドウォールが形成されるの
で、高誘電体ゲート絶縁膜の膜減りや損傷による耐圧不
良や信頼性劣化を抑制できる。さらに、第１のサイドウ
ォールを覆うように耐酸化性膜からなる第２のサイドウ
ォールが形成されるので、後の工程でＳｉ界面に極薄の
ＳｉＯ2膜が形成されることはない。すなわち、高誘電
体ゲート絶縁膜の高い比誘電率の低下を防止することが
できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に高誘電体（高誘電率材料）か
らなるゲート絶縁膜を有する絶縁ゲート型の電界効果ト
ランジスタに関する。
【０００２】
【従来の技術】近年、半導体プロセスの加工技術の進展
によりシリコン酸化膜（以下、ＳｉＯ 2膜と言う）を用
いた絶縁ゲート型の電界効果トランジスタ（以下、ＭＯ
ＳＦＥＴと言う）の微細化が進んでいる。しかし、ＭＯ
ＳＦＥＴの比例縮小に伴ってゲート絶縁膜の薄膜化を進
めると、トンネル電流によるゲートリーク電流の増大が
問題になる。この問題を回避するために、ジルコニウム
酸化膜（以下、ＺｒＯ2膜と言う）等を用いた高誘電体
からなるゲート絶縁膜（以下、高誘電体ゲート絶縁膜と
言う）を有するＭＯＳＦＥＴの研究が行われている。一
方、素子の縮小に伴ってゲート電極の微細加工を進める
と、異方性を実現する反応性イオンエッチング（以下、
ＲＩＥと言う）により、ゲート電極の下地にあるゲート
絶縁膜に膜減りや損傷が生じる。これが原因となって、
ゲート絶縁膜の耐圧不良や信頼性劣化が発生する。この
問題を改善するために、従来のＭＯＳＦＥＴでは、ゲー
ト電極を形成した後にシリコン基板を再酸化してゲート
電極のエッジ下部にバーズビーク（以下、ゲートバーズ
ビークと言う）を形成する。このようなゲートバーズビ
ークを有するＭＯＳＦＥＴには、特開平６−２０４２３
７号に記載されたものが知られている。
【０００３】以下、従来のゲートバーズビークを有する
ＭＯＳＦＥＴの構造とその製造方法について図面を参照
しながら説明する。図４は、従来のｎ型のＭＯＳＦＥＴ
の製造工程を示す断面図である。
【０００４】図４において、２１はｐ型のシリコン単結
晶からなる半導体基板（以下、Ｓｉ基板と言う）、２２
はＳｉＯ2膜からなるゲート絶縁膜、２３はｎ型の多結
晶シリコン膜（以下、ポリＳｉ膜と言う）からなるゲー
ト電極、２４はｎ型のＬＤＤ拡散層、２５は一端がゲー
トバーズビークになるＳｉＯ2膜、２６はＴＥＯＳ膜か
らなるサイドウォール、２７はｎ+型のソース・ドレイ
ン拡散層である。
【０００５】まず、図４（Ａ）に示すように、（１０
０）面を有するｐ型のシリコン単結晶からなるＳｉ基板
２１上に素子分離層（図示せず）を形成した後、Ｓｉ基
板２１を熱酸化してゲート絶縁膜になるＳｉＯ2膜２２
を形成する。その後、ＣＶＤ法によりＳｉＯ2膜２２上
にｎ型のポリＳｉ膜を堆積した後、レジスト膜（図示せ
ず）をマスクにＲＩＥを行ってゲート電極２３を形成す
る。この時、下地膜のＳｉＯ2膜２２もエッチングされ
て膜減りする。また、エッチングダメージによりＳｉＯ
2膜２２の表面に損傷を生ずる。レジスト膜を除去した
後、ゲート電極２３をマスクに例えばヒ素をイオン注入
してＳｉ基板２１の表面にｎ型のＬＤＤ拡散層２４を形
成する。
【０００６】次に、図４（Ｂ）に示すように、Ｓｉ基板
２１を再度熱酸化してＬＤＤ拡散層２４上にＳｉＯ2膜
２５を形成すると、ゲート電極２３のエッジ下部にゲー
トバーズビークが形成される。このようにすると、エッ
チングで膜減りしたＳｉＯ2膜２２が再酸化されて厚い
ＳｉＯ2膜２５に変わる。また、ＳｉＯ2膜２２の表面の
損傷も再酸化によって回復される。したがって、ゲート
絶縁膜の耐圧不良や信頼性劣化を抑制できる。
【０００７】次に、図４（Ｃ）に示すように、ＣＶＤ法
によりゲート電極２３上を覆うようにＴＥＯＳ膜を堆積
した後、このＴＥＯＳ膜に対してＲＩＥを行ってゲート
電極２３の側壁にサイドウォール２６を形成する。
【０００８】次に、図４（Ｄ）に示すように、ゲート電
極２３とサイドウォール２６をマスクに例えばヒ素をイ
オン注入してＳｉ基板２１の表面にｎ+型のソース・ド
レイン拡散層２７を形成する。最後に、周知の技術を用
いて、図示していないがＳｉ基板２１上に層間絶縁膜、
コンタクトホールおよび金属配線を順次形成して、従来
のＭＯＳＦＥＴが完成する。
【０００９】以上のように、ゲートバーズビークを形成
することによりゲートリーク電流の増加を抑制し、耐圧
不良や信頼性劣化の発生しないＭＯＳＦＥＴを実現して
いる。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
構成はＳｉＯ2膜を用いたＭＯＳＦＥＴには適用できる
が、以下の理由からＺｒＯ2膜等からなる高誘電体ゲー
ト絶縁膜を用いたＭＯＳＦＥＴには適用できなかった。
【００１１】ゲートバーズビークを形成する酸化工程に
おいて、酸化種（酸素等）がゲート電極のエッジ下部か
らＺｒＯ2膜またはＳｉ基板との界面に浸入し、さらに
膜中や界面を拡散し、ゲート電極下のＳｉ基板を酸化し
て薄いＳｉＯ2膜が形成される。これによって、ゲート
絶縁膜は実質的にＺｒＯ2膜と薄いＳｉＯ2膜の積層膜に
なるので、ゲート絶縁膜全体の比誘電率は元々のＺｒＯ
2膜に比べて低下してしまう。例えば、比誘電率が１５
〜２０で膜厚が５．０ｎｍのＺｒＯ2膜を形成した後に
ゲートバーズビークを形成すると、界面に比誘電率が
３．９で膜厚が０．２〜０．３ｎｍの薄いＳｉＯ2膜が
形成される。この場合、ゲート絶縁膜全体の比誘電率は
１３〜１７で、膜厚は５．２〜５．３ｎｍになる。すな
わち、ゲート絶縁膜全体の膜厚増加は５％程度にすぎな
いが、比誘電率は１４％程度も低下するので、結果とし
てＭＯＳＦＥＴの電流能力は大幅に低下する。また、ゲ
ート電極のエッジ下部にはくさび状に厚いＳｉＯ2膜が
形成されるので、実効的なゲート長は変化してＭＯＳＦ
ＥＴの閾値電圧は変動する。このように、高誘電体ゲー
ト絶縁膜を用いたＭＯＳＦＥＴにゲートバーズビークを
形成すると、ＭＯＳＦＥＴの電気特性が劣化または変動
するという問題があった。
【００１２】また、ゲートバーズビークを形成しない場
合でも、ゲート電極を形成した後に酸化または酸素ガス
を含む雰囲気での熱処理や絶縁膜の堆積を行うと、ゲー
トバーズビークを形成する場合と同様にして、Ｓｉ界面
に極薄のＳｉＯ2膜が形成されるのでゲート絶縁膜全体
の比誘電率は低下してしまう。したがって、この場合に
も高誘電体ゲート絶縁膜を用いたＭＯＳＦＥＴの電気特
性が劣化するという問題があった。
【００１３】本発明は、上記の問題点を鑑みてなされた
ものであって、高誘電体ゲート絶縁膜の耐圧不良や信頼
性劣化を抑制し、かつ高い比誘電率の低下を防止した半
導体装置およびその製造方法を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、ＭＯＳＦＥＴとして機能
する半導体装置において、半導体基板上に形成された高
誘電体膜からなるゲート絶縁膜と、ゲート絶縁膜上に形
成された導電性膜からなるゲート電極と、ゲート電極の
側壁に形成された誘電体膜からなる第１のサイドウォー
ルと、第１のサイドウォールを覆うように形成された耐
酸化性膜からなる第２のサイドウォールとを備えたこと
を特徴とする。
【００１５】この構成によって、高誘電体ゲート絶縁膜
の膜減りや損傷による耐圧不良や信頼性劣化を抑制でき
る。さらに、後の工程でＳｉ界面に極薄のＳｉＯ2膜が
形成されることがないので、高誘電体ゲート絶縁膜の高
い比誘電率の低下を防止することができる。
【００１６】上記の半導体装置において、第１のサイド
ウォールの上部は、ゲート電極の高さよりも低いことが
好ましい。
【００１７】上記の半導体装置において、ゲート絶縁膜
と第１のサイドウォールとが同一の誘電体膜からなるこ
とが好ましい。
【００１８】上記の半導体装置において、ゲート電極上
に形成された耐酸化性膜からなるキャップ膜とをさらに
備えたことが好ましい。
【００１９】また、本発明の半導体装置の製造方法は、
ＭＯＳＦＥＴとして機能する半導体装置の製造方法にお
いて、半導体基板上に高誘電体膜からなるゲート絶縁膜
を形成する工程（ａ）と、ゲート絶縁膜上に導電性膜か
らなるゲート電極を形成する工程（ｂ）と、ゲート電極
の側壁に誘電体膜からなる第１のサイドウォールを形成
する工程（ｃ）と、第１のサイドウォールを覆うように
耐酸化性膜からなる第２のサイドウォールを形成する工
程（ｄ）とを備えたことを特徴とする。
【００２０】この構成によって、高誘電体ゲート絶縁膜
の膜減りや損傷による耐圧不良や信頼性劣化を抑制でき
る。さらに、後の工程でＳｉ界面に極薄のＳｉＯ2膜が
形成されることがないので、高誘電体ゲート絶縁膜の高
い比誘電率の低下を防止することができる。
【００２１】上記の半導体装置の製造方法において、第
１のサイドウォールの上部は、ゲート電極の高さよりも
低くなるように形成することが好ましい。
【００２２】上記の半導体装置の製造方法において、ゲ
ート絶縁膜と第１のサイドウォールとが同一の誘電体膜
からなることが好ましい。
【００２３】さらに、本発明の半導体装置の製造方法
は、ＭＯＳＦＥＴとして機能する半導体装置の製造方法
において、半導体基板上に高誘電体膜からなるゲート絶
縁膜を形成する工程（ａ）と、ゲート絶縁膜上に導電性
膜と耐酸化性膜とを順次堆積する工程（ｂ）と、耐酸化
性膜上にエッチングマスクを設けて耐酸化性膜と導電性
膜とを順次エッチングしてキャップ膜とゲート電極とを
形成する工程（ｃ）と、ゲート電極の側壁にのみ誘電体
膜からなる第１のサイドウォールを形成する工程（ｄ）
と、第１のサイドウォールを覆うように耐酸化性膜から
なる第２のサイドウォールを形成する工程（ｅ）とを備
えたことを特徴とする。
【００２４】この構成によって、高誘電体ゲート絶縁膜
の膜減りや損傷による耐圧不良や信頼性劣化を抑制でき
る。さらに、後の工程でＳｉ界面に極薄のＳｉＯ2膜が
形成されることはないので、高誘電体ゲート絶縁膜の高
い比誘電率の低下を防止することができる。
【００２５】上記の半導体装置の製造方法において、第
２のサイドウォールの上部は、キャップ膜の側壁に結合
していることが好ましい。
【００２６】上記の半導体装置の製造方法において、ゲ
ート絶縁膜と第１のサイドウォールとが同一の誘電体膜
からなることが好ましい。
【００２７】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について、図面を参照しながら説明す
る。図１は、本発明の第１の実施形態に係るｎ型のＭＯ
ＳＦＥＴとして機能する半導体装置の製造工程を示す断
面図である。
【００２８】図１において、１はｐ型のＳｉ基板、２は
ＺｒＯ2膜からなる高誘電体ゲート絶縁膜、３はｎ型の
ポリＳｉ膜からなるゲート電極、４はｎ型のＬＤＤ拡散
層、５はＺｒＯ2膜（絶縁膜）からなる第１のサイドウ
ォール、６はシリコン窒化膜（耐酸化性膜で、以下Ｓｉ
3Ｎ4膜と言う）からなる第２のサイドウォール、７はｎ
+型のソース・ドレイン拡散層である。
【００２９】まず、図１（Ａ）に示すように、（１０
０）面を有するＳｉ基板１上に素子分離層（図示せず）
を形成した後、アルゴンガスと酸素ガスとの混合ガスの
雰囲気においてＺｒからなる金属ターゲットに対して反
応性スパッタリングを行って、Ｓｉ基板１上に高誘電体
ゲート絶縁膜になるＺｒＯ2膜２を例えば５ｎｍ程度の
膜厚で形成する。その後、ＣＶＤ法によりＺｒＯ2膜２
上にｎ型のポリＳｉ膜を例えば２００〜３００ｎｍ程度
の膜厚で堆積した後、レジスト膜（図示せず）をマスク
にＲＩＥを行ってＺｒＯ2膜２上にゲート電極３を形成
する。この時、従来例と同様にして、下地膜のＺｒＯ2
膜２もエッチングされて膜減りする。また、エッチング
ダメージによりＺｒＯ2膜２の表面に損傷を生ずる。レ
ジスト膜を除去した後、ゲート電極３をマスクに例えば
ヒ素をイオン注入してＳｉ基板１の表面にｎ型のＬＤＤ
拡散層４を形成する。
【００３０】次に、図１（Ｂ）に示すように、上記と同
様にして、反応性スパッタリングを行ってゲート電極３
上を覆うように絶縁膜になるＺｒＯ2膜を例えば２０〜
１００ｎｍ程度の膜厚で堆積した後、このＺｒＯ2膜に
対してＲＩＥを行ってゲート電極３の側面にＺｒＯ2膜
からなる第１のサイドウォール５を形成する。この時、
下地膜のＺｒＯ2膜２も同時にエッチングしてすべて除
去する。このようにすると、ゲート電極３のエッジ下部
ではエッチングにより膜減りしたＺｒＯ2膜２上に再び
ＺｒＯ2膜が堆積されるので膜減りは解消される。ま
た、ＺｒＯ2膜２の表面の損傷も再堆積によって回復さ
れる。したがって、ゲートバーズビークを形成した従来
例と同様にして、高誘電体ゲート絶縁膜の耐圧不良や信
頼性劣化を抑制できる。
【００３１】次に、図１（Ｃ）に示すように、ＣＶＤ法
によりゲート電極３上を覆うように耐酸化性膜になるＳ
ｉ3Ｎ4膜を例えば５０〜２００ｎｍ程度の膜厚で堆積し
た後、このＳｉ3Ｎ4膜に対してＲＩＥを行ってゲート電
極３の側壁に設けた第１のサイドウォール５を覆うよう
に第２のサイドウォール６を形成する。このようにする
と、ゲート電極３の側壁はＳｉ3Ｎ4膜からなる第２のサ
イドウォール６で覆われているので、この工程の後に酸
化または酸素ガスを含む雰囲気での熱処理や絶縁膜の堆
積を行っても、Ｓｉ界面に極薄のＳｉＯ2膜が形成され
ることはない。したがって、高誘電体ゲート絶縁膜の場
合に問題となる、極薄のＳｉＯ2膜の形成による高い比
誘電率の低下を防止することができる。
【００３２】次に、図１（Ｄ）に示すように、ゲート電
極３、第１のサイドウォール５および第２のサイドウォ
ール６をマスクに例えばヒ素をイオン注入してＳｉ基板
１の表面にｎ+型のソース・ドレイン拡散層７を形成す
る。最後に、周知の技術を用いて、図示していないがＳ
ｉ基板１上に層間絶縁膜、コンタクトホールおよび金属
配線を順次形成して、第１の実施形態のＭＯＳＦＥＴが
完成する。
【００３３】以上のように、第１の実施形態によると、
ゲート電極３を形成した後にその側壁にＺｒＯ2膜から
なる第１のサイドウォールが形成されるので、高誘電体
ゲート絶縁膜の膜減りや損傷による耐圧不良や信頼性劣
化を抑制できる。さらに、第１のサイドウォール５を覆
うようにＳｉ3Ｎ4膜からなる第２のサイドウォール６が
形成されるので、後の工程でＳｉ界面に極薄のＳｉＯ2
膜が形成されることはない。すなわち、高誘電体ゲート
絶縁膜の高い比誘電率の低下を防止することができる。
したがって、高誘電体ゲート絶縁膜の耐圧不良や信頼性
劣化を抑制し、かつ高い比誘電率の低下を防止したＭＯ
ＳＦＥＴとして機能する半導体装置およびその製造方法
を実現することができる。
【００３４】（第１の実施形態の変形例）以下、第１の
実施形態の変形例について、図面を参照しながら説明す
る。図２は、第１の実施形態の変形例に係るｎ型のＭＯ
ＳＦＥＴの製造工程を示す断面図である。図２の構成要
素は図１と同じであるが、第１のサイドウォール５と第
２のサイドウォール６の形状が異なっている。
【００３５】まず、図２（Ｂ）に示すように、ゲート電
極３上を覆うように絶縁膜になるＺｒＯ2膜を堆積した
後、このＺｒＯ2膜に対してＲＩＥを行ってゲート電極
３の側面にＺｒＯ2膜からなる第１のサイドウォール５
を形成する。ここでは、図１（Ｂ）の形状とは異なり、
所定のオーバーエッチを行って第１のサイドウォール５
の上部がゲート電極３の高さよりも少なくとも５０ｎｍ
程度低くなるように形成する。この場合も図１（Ｂ）と
同様にして、ゲート電極３のエッジ下部ではＺｒＯ2膜
の再堆積によりＺｒＯ2膜２の膜減りや損傷も改善され
る。したがって、高誘電体ゲート絶縁膜の耐圧不良や信
頼性劣化を抑制できる。
【００３６】また、図２（Ｃ）に示すように、ゲート電
極３上を覆うように耐酸化性膜になるＳｉ3Ｎ4膜を堆積
した後、このＳｉ3Ｎ4膜に対してＲＩＥを行ってゲート
電極３の側壁に設けた第１のサイドウォール５を覆うよ
うに第２のサイドウォール６を形成する。この場合も、
図１（Ｃ）の形状とは異なり、第１のサイドウォール５
の上部がゲート電極３の高さよりも低い分だけ第２のサ
イドウォール６の上部が厚く形成され、少なくとも５０
ｎｍ程度の厚みになる。この場合も図１（Ｃ）と同様に
して、この工程の後に酸化または酸素ガスを含む雰囲気
での熱処理や絶縁膜の堆積を行っても、Ｓｉ界面に極薄
のＳｉＯ2膜が形成されることはない。したがって、高
誘電体ゲート絶縁膜の場合に問題となる、極薄のＳｉＯ
2膜の形成による高い比誘電率の低下を防止することが
できる。
【００３７】以上のように、第１の実施形態の変形例に
よると、第１の実施形態と同じ効果が得られる上、さら
に、第１のサイドウォール５の上部はゲート電極３の高
さよりも低いので、第２のサイドウォール６の上部は第
１の実施形態の場合に比べて厚く形成される。このた
め、サイドウォールの形成工程がばらついても、確実に
ゲート電極３の側壁は耐酸化性膜からなる第２のサイド
ウォールで覆うことができる。したがって、後の工程で
Ｓｉ界面に極薄のＳｉＯ2膜が形成されることはないの
で、第１の実施形態よりも確実に高誘電体ゲート絶縁膜
の高い比誘電率の低下を防止することができる。
【００３８】（第２の実施形態）以下、本発明の第２の
実施形態について、図面を参照しながら説明する。図３
は、本発明の第２の実施形態に係るｎ型のＭＯＳＦＥＴ
として機能する半導体装置の製造工程を示す断面図であ
る。
【００３９】図３において、１１はｐ型のＳｉ基板、１
２はＺｒＯ2膜からなる高誘電体ゲート絶縁膜、１３は
ｎ型のポリＳｉ膜からなるゲート電極、１４はｎ型のＬ
ＤＤ拡散層、１５はＺｒＯ2膜（絶縁膜）からなる第１
のサイドウォール、１６はＳｉ3Ｎ4膜（耐酸化性膜）か
らなる第２のサイドウォール、１７はｎ+型のソース・
ドレイン拡散層、１８はＳｉ3Ｎ4膜（耐酸化性膜）から
なるキャップ膜である。
【００４０】まず、図３（Ａ）に示すように、（１０
０）面を有するＳｉ基板１１上に素子分離層（図示せ
ず）を形成した後、アルゴンガスと酸素ガスとの混合ガ
スの雰囲気においてＺｒからなる金属ターゲットに対し
て反応性スパッタリングを行って、Ｓｉ基板１１上に高
誘電体ゲート絶縁膜になるＺｒＯ2膜１２を例えば５ｎ
ｍ程度の膜厚で形成する。その後、ＣＶＤ法によりＺｒ
Ｏ2膜１２上にｎ型のポリＳｉ膜を例えば２００〜３０
０ｎｍ程度の膜厚で堆積し、続いて耐酸化性膜になるＳ
ｉ3Ｎ4膜を例えば５０〜１００ｎｍ程度の膜厚で堆積し
た後、レジスト膜（図示せず）をマスクにＲＩＥを行っ
てＺｒＯ2膜１２上にｎ型のポリＳｉ膜からなるゲート
電極１３とＳｉ3Ｎ4膜からなるキャップ膜１８とを形成
する。この時、下地膜のＺｒＯ2膜１２もエッチングさ
れて膜減りする。また、エッチングダメージによりＺｒ
Ｏ2膜１２の表面に損傷を生ずる。レジスト膜を除去し
た後、ゲート電極１３をマスクに例えばヒ素をイオン注
入してＳｉ基板１１の表面にｎ型のＬＤＤ拡散層１４を
形成する。
【００４１】次に、図３（Ｂ）に示すように、上記と同
様にして、反応性スパッタリングを行ってゲート電極１
３とキャップ膜１８上を覆うように絶縁膜になるＺｒＯ
2膜を例えば２０〜１００ｎｍ程度の膜厚で堆積した
後、このＺｒＯ2膜に対してＲＩＥを行ってゲート電極
１３の側面にのみＺｒＯ2膜からなる第１のサイドウォ
ール１５を形成する。この時、下地膜のＺｒＯ2膜１２
も同時にエッチングしてすべて除去する。このようにす
ると、ゲート電極１３のエッジ下部ではエッチングによ
り膜減りしたＺｒＯ2膜１２上に再びＺｒＯ2膜が堆積さ
れるので膜減りは解消される。また、ＺｒＯ2膜１２の
表面の損傷も再堆積によって回復される。したがって、
ゲートバーズビークを形成した従来例と同様にして、高
誘電体ゲート絶縁膜の耐圧不良や信頼性劣化を抑制でき
る。
【００４２】次に、図３（Ｃ）に示すように、ＣＶＤ法
によりゲート電極１３上を覆うように耐酸化性膜になる
Ｓｉ3Ｎ4膜を例えば５０〜２００ｎｍ程度の膜厚で堆積
した後、このＳｉ3Ｎ4膜に対してＲＩＥを行ってゲート
電極１３の側壁に設けた第１のサイドウォール１５を覆
うように第２のサイドウォール１６を形成する。このよ
うにすると、ゲート電極１３の側壁はＳｉ3Ｎ4膜からな
る第２のサイドウォール１６で覆われているので、この
工程の後に酸化または酸素ガスを含む雰囲気での熱処理
や絶縁膜の堆積を行っても、Ｓｉ界面に極薄のＳｉＯ2
膜が形成されることはない。また、ゲート電極１３の上
面もＳｉ3Ｎ4膜からなるキャップ膜１８で覆われている
ので、ゲート電極１３を構成するポリＳｉ膜の粒界を通
じた酸化種の拡散を防止するので、Ｓｉ界面に極薄のＳ
ｉＯ2膜が形成されることはない。したがって、高誘電
体ゲート絶縁膜の場合に問題となる、極薄のＳｉＯ2膜
の形成による高い比誘電率の低下を防止することができ
る。
【００４３】次に、図３（Ｄ）に示すように、ゲート電
極１３、キャップ膜１８、第１のサイドウォール１５お
よび第２のサイドウォール１６をマスクに例えばヒ素を
イオン注入してＳｉ基板１１の表面にｎ+型のソース・
ドレイン拡散層１７を形成する。最後に、周知の技術を
用いて、図示していないがＳｉ基板１１上に層間絶縁
膜、コンタクトホールおよび金属配線を順次形成して、
第２の実施形態のＭＯＳＦＥＴが完成する。
【００４４】以上のように、第２の実施形態によると、
ゲート電極１３を形成した後にその側壁にＺｒＯ2膜か
らなる第１のサイドウォールが形成されるので、高誘電
体ゲート絶縁膜の膜減りや損傷による耐圧不良や信頼性
劣化を抑制できる。さらに、ゲート電極１３を覆うよう
にＳｉ3Ｎ4膜からなるキャップ膜１８と、第１のサイド
ウォール１５を覆うようにＳｉ3Ｎ4膜からなる第２のサ
イドウォール１６とが形成されるので、後の工程でＳｉ
界面に極薄のＳｉＯ2膜が形成されることはない。すな
わち、高誘電体ゲート絶縁膜の高い比誘電率の低下を防
止することができる。したがって、高誘電体ゲート絶縁
膜の耐圧不良や信頼性劣化を抑制し、かつ高い比誘電率
の低下を防止したＭＯＳＦＥＴとして機能する半導体装
置およびその製造方法を実現することができる。
【００４５】なお、第１〜第２の実施形態において、高
誘電体ゲート絶縁膜にＺｒＯ2膜を用いて説明したが、
これに代えて他の高誘電体膜、例えばＨｆＯ2膜、Ｔａ2
Ｏ5膜またはＡｌ2Ｏ3膜を用いても本発明の効果が得ら
れるのは言うまでもない。さらに、高誘電体ゲート絶縁
膜に高誘電体とシリコンの３元系化合物からなるシリケ
ート膜を用いても本発明の効果は得られる。
【００４６】また、高誘電体ゲート絶縁膜になるＺｒＯ
2膜をＺｒターゲットを用いた反応性スパッタリングを
行って形成したが、これに代えてＺｒＯ2ターゲットを
用いたスパッタリングを行って形成しても良い。あるい
は、Ｚｒの有機化合物、例えばＣ16Ｈ26ＨｆＯ4、Ｃ16
Ｈ40Ｎ4Ｚｒ等の液体ソースを用いたＣＶＤを行って形
成しても良い。
【００４７】また、第１のサイドウォールに高誘電体ゲ
ート絶縁膜と同じＺｒＯ2膜を用いて説明したが、これ
に代えて他の誘電体膜、例えばＴＥＯＳ膜、ＢＰＳＧ膜
またはＳｉＯＮ膜を用いても本発明の効果は得られる。
【００４８】さらに、ゲート電極にポリＳｉ膜を用いて
説明したが、これに代えて他の導電性膜、例えばＷ膜、
ＴｉＮ膜、ＷＳｉ2膜等のメタルゲートまたはシリサイ
ドゲートを用いても本発明の効果は得られる。あるい
は、Ｗ／ＴｉＮ／ポリＳｉ膜、ＴｉＳｉ2／ポリＳｉ膜
等のポリメタルゲートを用いても本発明の効果は得られ
る。
【００４９】
【発明の効果】以上説明したように、本発明の半導体装
置およびその製造方法によれば、ゲート電極を形成した
後にその側壁に誘電体膜からなる第１のサイドウォール
が形成されるので、高誘電体ゲート絶縁膜の膜減りや損
傷による耐圧不良や信頼性劣化を抑制できる。さらに、
第１のサイドウォールを覆うように耐酸化性膜からなる
第２のサイドウォールが形成されるので、後の工程でＳ
ｉ界面に極薄のＳｉＯ2膜が形成されることはない。す
なわち、高誘電体ゲート絶縁膜の高い比誘電率の低下を
防止することができる。したがって、高誘電体ゲート絶
縁膜の耐圧不良や信頼性劣化を抑制し、かつ高い比誘電
率の低下を防止したＭＯＳＦＥＴとして機能する半導体
装置およびその製造方法を実現することができる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｄ）は本発明の第１の実施形態にお
けるｎ型のＭＯＳＦＥＴの製造工程を示す断面図
【図２】（Ａ）〜（Ｄ）は本発明の第１の実施形態の変
形例におけるｎ型のＭＯＳＦＥＴの製造工程を示す断面
図
【図３】（Ａ）〜（Ｄ）は本発明の第２の実施形態にお
けるｎ型のＭＯＳＦＥＴの製造工程を示す断面図
【図４】（Ａ）〜（Ｄ）は従来のｎ型のＭＯＳＦＥＴの
製造工程を示す断面図
【符号の説明】
１、１１ ｐ型のＳｉ基板 ２、１２ ＺｒＯ2膜からなる高誘電体ゲート絶縁膜 ３、１３ ｎ型のポリＳｉ膜からなるゲート電極 ４、１４ ｎ型のＬＤＤ拡散層 ５、１５ ＺｒＯ2膜（絶縁膜）からなる第１のサイド
ウォール ６、１６ Ｓｉ3Ｎ4膜（耐酸化性膜）からなる第２のサ
イドウォール ７、１７ ｎ+型のソース・ドレイン拡散層 １８ Ｓｉ3Ｎ4膜（耐酸化性膜）からなるキャップ膜
フロントページの続き Ｆターム(参考） 5F140 AA06 AA25 BA01 BA20 BD11 BE09 BE10 BF03 BF04 BF07 BF08 BF10 BF11 BF18 BF20 BF21 BF27 BG09 BG11 BG12 BG13 BG14 BG22 BG38 BG51 BG53 BH15 BK02 BK09 BK13

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＳＦＥＴとして機能する半導体装置
    において、 半導体基板上に形成された高誘電体膜からなるゲート絶
    縁膜と、前記ゲート絶縁膜上に形成された導電性膜から
    なるゲート電極と、前記ゲート電極の側壁に形成された
    誘電体膜からなる第１のサイドウォールと、前記第１の
    サイドウォールを覆うように形成された耐酸化性膜から
    なる第２のサイドウォールとを備えたことを特徴とする
    半導体装置。
  2. 【請求項２】 前記第１のサイドウォールの上部は、前
    記ゲート電極の高さよりも低いことを特徴とする請求項
    １に記載の半導体装置。
  3. 【請求項３】 前記ゲート絶縁膜と前記第１のサイドウ
    ォールとが同一の誘電体膜からなることを特徴とする請
    求項１または２に記載の半導体装置。
  4. 【請求項４】 前記ゲート電極上に形成された耐酸化性
    膜からなるキャップ膜とをさらに備えたことを特徴とす
    る請求項１〜３の何れか１項に記載の半導体装置。
  5. 【請求項５】 ＭＯＳＦＥＴとして機能する半導体装置
    の製造方法において、 半導体基板上に高誘電体膜からなるゲート絶縁膜を形成
    する工程（ａ）と、 前記ゲート絶縁膜上に導電性膜からなるゲート電極を形
    成する工程（ｂ）と、 前記ゲート電極の側壁に誘電体膜からなる第１のサイド
    ウォールを形成する工程（ｃ）と、 前記第１のサイドウォールを覆うように耐酸化性膜から
    なる第２のサイドウォールを形成する工程（ｄ）とを備
    えたことを特徴とする半導体装置の製造方法。
  6. 【請求項６】 前記第１のサイドウォールの上部は、前
    記ゲート電極の高さよりも低くなるように形成すること
    を特徴とする請求項５に記載の半導体装置の製造方法。
  7. 【請求項７】 前記ゲート絶縁膜と前記第１のサイドウ
    ォールとが同一の誘電体膜からなることを特徴とする請
    求項５または６に記載の半導体装置の製造方法。
  8. 【請求項８】 ＭＯＳＦＥＴとして機能する半導体装置
    の製造方法において、 半導体基板上に高誘電体膜からなるゲート絶縁膜を形成
    する工程（ａ）と、 前記ゲート絶縁膜上に導電性膜と耐酸化性膜とを順次堆
    積する工程（ｂ）と、 前記耐酸化性膜上にエッチングマスクを設けて前記耐酸
    化性膜と前記導電性膜とを順次エッチングしてキャップ
    膜とゲート電極とを形成する工程（ｃ）と、 前記ゲート電極の側壁にのみ誘電体膜からなる第１のサ
    イドウォールを形成する工程（ｄ）と、 前記第１のサイドウォールを覆うように耐酸化性膜から
    なる第２のサイドウォールを形成する工程（ｅ）とを備
    えたことを特徴とする半導体装置の製造方法。
  9. 【請求項９】 前記第２のサイドウォールの上部は、前
    記キャップ膜の側壁に結合していることを特徴とする請
    求項８に記載の半導体装置の製造方法。
  10. 【請求項１０】 前記ゲート絶縁膜と前記第１のサイド
    ウォールとが同一の誘電体膜からなることを特徴とする
    請求項８または９に記載の半導体装置の製造方法。
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