JP2002110815A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 229910052751 metal Inorganic materials 0.000 claims abstract description 42
- 239000002184 metal Substances 0.000 claims abstract description 42
- 229910052735 hafnium Inorganic materials 0.000 claims abstract description 27
- -1 hafnium nitride Chemical class 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000011248 coating agent Substances 0.000 claims description 73
- 238000000576 coating method Methods 0.000 claims description 73
- 238000000034 method Methods 0.000 claims description 46
- 230000015572 biosynthetic process Effects 0.000 claims description 25
- 230000008569 process Effects 0.000 claims description 20
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 7
- 229910052799 carbon Inorganic materials 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 125000001997 phenyl group Chemical group [H]C1=C([H])C([H])=C(*)C([H])=C1[H] 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 4
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 239000011630 iodine Substances 0.000 claims description 3
- 229910052740 iodine Inorganic materials 0.000 claims description 3
- 239000011368 organic material Substances 0.000 claims description 3
- ZVWKZXLXHLZXLS-UHFFFAOYSA-N zirconium nitride Chemical compound [Zr]#N ZVWKZXLXHLZXLS-UHFFFAOYSA-N 0.000 claims description 3
- 239000004744 fabric Substances 0.000 claims description 2
- 238000005224 laser annealing Methods 0.000 claims description 2
- 238000012545 processing Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 abstract description 30
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 29
- 239000000463 material Substances 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 239000007772 electrode material Substances 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 239000010408 film Substances 0.000 description 150
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 239000010410 layer Substances 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 7
- 229910000449 hafnium oxide Inorganic materials 0.000 description 6
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- SLIUAWYAILUBJU-UHFFFAOYSA-N pentacene Chemical compound C1=CC=CC2=CC3=CC4=CC5=CC=CC=C5C=C4C=C3C=C21 SLIUAWYAILUBJU-UHFFFAOYSA-N 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】
【課題】
【解決手段】Ｎ型ＭＩＳトランジスタのゲート電極は、
ゲート絶縁膜１１１に接し、フェルミレベルがシリコン
基板のバンドギャップの略中央の伝導帯側に位置するハ
フニウム窒化物膜１１２と、ハフニウム窒化物膜１１２
上に形成されたアルミニウム１１５とを具備し、Ｐ型Ｍ
ＩＳトランジスタのゲート電極は、ゲート絶縁膜１１１
に接し、フェルミレベルがシリコン基板のバンドギャッ
プの略中央より価電子帯側に位置するグラファイト化有
機塗布膜１１７と、グラファイト化有機塗布膜１１７上
に形成されたアルミニウム１１５とを具備し、アルミニ
ウム１１５の側面にはグラファイト化有機塗布膜１１７
が形成されていない
ゲート絶縁膜１１１に接し、フェルミレベルがシリコン
基板のバンドギャップの略中央の伝導帯側に位置するハ
フニウム窒化物膜１１２と、ハフニウム窒化物膜１１２
上に形成されたアルミニウム１１５とを具備し、Ｐ型Ｍ
ＩＳトランジスタのゲート電極は、ゲート絶縁膜１１１
に接し、フェルミレベルがシリコン基板のバンドギャッ
プの略中央より価電子帯側に位置するグラファイト化有
機塗布膜１１７と、グラファイト化有機塗布膜１１７上
に形成されたアルミニウム１１５とを具備し、アルミニ
ウム１１５の側面にはグラファイト化有機塗布膜１１７
が形成されていない
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、特にＮ型ＭＩＳトランジスタ及びＰ型ＭＩ
Ｓトランジスタのゲート電極の改良に関するものであ
る。
の製造方法、特にＮ型ＭＩＳトランジスタ及びＰ型ＭＩ
Ｓトランジスタのゲート電極の改良に関するものであ
る。
【０００２】
【従来の技術】ＭＩＳトランジスタの高性能化のために
は、素子の微細化が必須である。しかし、ゲート絶縁膜
として現在用いられているシリコン酸化膜は、誘電率が
低いため、ゲート絶縁膜の容量を大きくできないという
問題がある。また、ゲート電極として用いられているポ
リシリコンは、抵抗率が高いため、低抵抗化を達成でき
ないという問題がある。それぞれの問題に対して、ゲー
ト絶縁膜には高誘電体材料を用い、ゲート電極には金属
材料を用いるという提案がなされている。
は、素子の微細化が必須である。しかし、ゲート絶縁膜
として現在用いられているシリコン酸化膜は、誘電率が
低いため、ゲート絶縁膜の容量を大きくできないという
問題がある。また、ゲート電極として用いられているポ
リシリコンは、抵抗率が高いため、低抵抗化を達成でき
ないという問題がある。それぞれの問題に対して、ゲー
ト絶縁膜には高誘電体材料を用い、ゲート電極には金属
材料を用いるという提案がなされている。
【０００３】ところが、これらの材料は、現在用いられ
ている材料に比べて耐熱性に劣るという欠点を有してい
る。そこで、高温プロセスを行った後にゲート絶縁膜及
びゲート電極を形成することが可能な技術として、ダマ
シン・ゲート技術が提案されている。
ている材料に比べて耐熱性に劣るという欠点を有してい
る。そこで、高温プロセスを行った後にゲート絶縁膜及
びゲート電極を形成することが可能な技術として、ダマ
シン・ゲート技術が提案されている。
【０００４】ダマシン・ゲート技術によりゲート電極と
してメタルを埋め込んだ場合、Ｎ型とＰ型ＭＩＳＦＥＴ
あるいはＭＩＳＦＥＴにおいてゲート電極が単一のメタ
ルのため、その電極の仕事関数が固定される。そのた
め、ポリ・シリコン・ゲートの様にＮ型とＰ型でのゲー
ト電極の作り分けによるしきい値の適正化が不可能とな
る。よって、Ｎ型、Ｐ型で異なる材料のメタル・ゲート
電極を作り分けるデュアル・メタルゲートプロセスが必
要とされる。
してメタルを埋め込んだ場合、Ｎ型とＰ型ＭＩＳＦＥＴ
あるいはＭＩＳＦＥＴにおいてゲート電極が単一のメタ
ルのため、その電極の仕事関数が固定される。そのた
め、ポリ・シリコン・ゲートの様にＮ型とＰ型でのゲー
ト電極の作り分けによるしきい値の適正化が不可能とな
る。よって、Ｎ型、Ｐ型で異なる材料のメタル・ゲート
電極を作り分けるデュアル・メタルゲートプロセスが必
要とされる。
【０００５】本発明者等は、ｎ型とｐ型とで異なるメタ
ル・ゲート電極を作り分ける技術を既に出願している
（特願平１１−１２４４０５号）を出願している。こ
の、出願に記載された製造方法により形成された半導体
装置の製造工程を図５（ａ）〜図８（ｊ）を参照して説
明する。
ル・ゲート電極を作り分ける技術を既に出願している
（特願平１１−１２４４０５号）を出願している。こ
の、出願に記載された製造方法により形成された半導体
装置の製造工程を図５（ａ）〜図８（ｊ）を参照して説
明する。
【０００６】先ず、図５（ａ）に示すように、シリコン
基板１００上にＳＴＩ技術等を用いて素子分離領域１０
１を形成する。続いて将来除去されるダミーのゲートと
して、例えば６ｎｍ程度のゲート酸化膜１０２、１５０
ｎｍ程度のポリシリコン１０３、５０ｎｍ程度のシリコ
ン窒化膜１０４の積層構造からなるダミーゲート構造
を、酸化技術、ＣＶＤ技術、リソグラフィ技術、そして
ＲＩＥ技術を用いて形成する。そして、イオン注入技術
を用いてエクステンション拡散層領域１０５を形成し
て、シリコン窒化膜からなる幅が４０ｎｍ程度のゲート
側壁１０６をＣＶＤ技術とＲＩＥ技術により形成する。
基板１００上にＳＴＩ技術等を用いて素子分離領域１０
１を形成する。続いて将来除去されるダミーのゲートと
して、例えば６ｎｍ程度のゲート酸化膜１０２、１５０
ｎｍ程度のポリシリコン１０３、５０ｎｍ程度のシリコ
ン窒化膜１０４の積層構造からなるダミーゲート構造
を、酸化技術、ＣＶＤ技術、リソグラフィ技術、そして
ＲＩＥ技術を用いて形成する。そして、イオン注入技術
を用いてエクステンション拡散層領域１０５を形成し
て、シリコン窒化膜からなる幅が４０ｎｍ程度のゲート
側壁１０６をＣＶＤ技術とＲＩＥ技術により形成する。
【０００７】次いで、図５（ｂ）に示すように、イオン
注入技術によりソース／ドレイン拡散層１０７を形成
後、サリサイド・プロセス技術を用いて、ダミーゲート
をマスクにソース／ドレイン領域のみに４０ｎｍ程度の
コバルト、或いはチタン等のシリサイド１０８を形成す
る。
注入技術によりソース／ドレイン拡散層１０７を形成
後、サリサイド・プロセス技術を用いて、ダミーゲート
をマスクにソース／ドレイン領域のみに４０ｎｍ程度の
コバルト、或いはチタン等のシリサイド１０８を形成す
る。
【０００８】次いで、図５（ｃ）に示すように、層間膜
１０９として例えばシリコン酸化膜をＣＶＤ法により堆
積した後、ＣＭＰ技術によりシリコン酸化膜の平坦化を
行う事により、ダミーゲートの上部のシリコン窒化膜１
０４、ゲート側壁１０６の表面を露出させる。
１０９として例えばシリコン酸化膜をＣＶＤ法により堆
積した後、ＣＭＰ技術によりシリコン酸化膜の平坦化を
行う事により、ダミーゲートの上部のシリコン窒化膜１
０４、ゲート側壁１０６の表面を露出させる。
【０００９】次いで、図６（ｄ）に示すように、例えば
燐酸を用いて、ダミーゲート上部のシリコン窒化膜１０
４を層間膜１０９に対して選択的に除去する。この時に
ゲート側壁のゲート側壁１０６もポリシリコン１０３の
高さ程度までエッチングされる。続いて、例えばラジカ
ル原子エッチング技術を用いてダミーゲートのポリシリ
コン１０３を層間膜１０９、シリコン窒化膜からなるゲ
ート側壁１０６に対し選択的に除去する。溝の底部には
ダミーのゲート酸化膜１０２が成膜されている。
燐酸を用いて、ダミーゲート上部のシリコン窒化膜１０
４を層間膜１０９に対して選択的に除去する。この時に
ゲート側壁のゲート側壁１０６もポリシリコン１０３の
高さ程度までエッチングされる。続いて、例えばラジカ
ル原子エッチング技術を用いてダミーゲートのポリシリ
コン１０３を層間膜１０９、シリコン窒化膜からなるゲ
ート側壁１０６に対し選択的に除去する。溝の底部には
ダミーのゲート酸化膜１０２が成膜されている。
【００１０】次いで、図６（ｅ）に示すように、弗酸等
のウェット処理によりダミーのゲート酸化膜１０２を除
去して、ゲート形成部を全て開口する。そこで高誘電体
絶縁物として、例えばハフニウム酸化膜からなるゲート
絶縁膜１１１を全面に成膜する。
のウェット処理によりダミーのゲート酸化膜１０２を除
去して、ゲート形成部を全て開口する。そこで高誘電体
絶縁物として、例えばハフニウム酸化膜からなるゲート
絶縁膜１１１を全面に成膜する。
【００１１】次いで、図６（ｆ）に示すように、ＣＶＤ
法あるいはスパッタ法を用いて、仕事関数が４．６ｅＶ
より小さい金属として、例えばハフニウム窒化物膜１１
２を１０ｎｍ程度の厚み望ましくはそれ以下で全面に成
膜する。
法あるいはスパッタ法を用いて、仕事関数が４．６ｅＶ
より小さい金属として、例えばハフニウム窒化物膜１１
２を１０ｎｍ程度の厚み望ましくはそれ以下で全面に成
膜する。
【００１２】以上の図５（ａ）〜図６（ｆ）の工程は、
Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトラン
ジスタ形成領域の双方に対して行われるが、図面上では
一方の領域のみを示した。以後の工程からは、Ｎ型ＭＩ
Ｓトランジスタ（Ｎ型ＭＩＳＦＥＴ）形成領域及びＰ型
ＭＩＳトランジスタ（Ｐ型ＭＩＳＦＥＴ）形成領域の双
方を図面上に示す。
Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトラン
ジスタ形成領域の双方に対して行われるが、図面上では
一方の領域のみを示した。以後の工程からは、Ｎ型ＭＩ
Ｓトランジスタ（Ｎ型ＭＩＳＦＥＴ）形成領域及びＰ型
ＭＩＳトランジスタ（Ｐ型ＭＩＳＦＥＴ）形成領域の双
方を図面上に示す。
【００１３】次いで、図７（ｇ）に示すように、リソグ
ラフィ技術を用いて、Ｐ型ＭＩＳＦＥＴ領域のみレジス
ト１１３を開口する。
ラフィ技術を用いて、Ｐ型ＭＩＳＦＥＴ領域のみレジス
ト１１３を開口する。
【００１４】図７（ｈ）に示すように、過酸化水素水に
よるウェット・エッチングを行う事で、Ｐ型領域のみハ
フニウム窒化物膜１１２を除去する。この時ゲート絶縁
膜１１１はハフニウム酸化膜であるが、この膜は過酸化
水素水には不溶のためエッチングされる事は無い。
よるウェット・エッチングを行う事で、Ｐ型領域のみハ
フニウム窒化物膜１１２を除去する。この時ゲート絶縁
膜１１１はハフニウム酸化膜であるが、この膜は過酸化
水素水には不溶のためエッチングされる事は無い。
【００１５】次いで、図８（ｉ）に示すように、レジス
ト１１３除去後、仕事関数が４．６ｅＶより大きい材料
として、例えばタンタル窒化物１１４を最低１０ｎｍ程
度堆積する。
ト１１３除去後、仕事関数が４．６ｅＶより大きい材料
として、例えばタンタル窒化物１１４を最低１０ｎｍ程
度堆積する。
【００１６】次いで、図８（ｊ）に示すように、低抵抗
なゲート電極材料としてアルミニウム１１５をスパッタ
法またはＣＶＤ法など用いて全面に堆積し、続いてアル
ミニウムのＣＭＰを行うことで、ゲート溝内にアルミニ
ウム１１５を埋め込む。
なゲート電極材料としてアルミニウム１１５をスパッタ
法またはＣＶＤ法など用いて全面に堆積し、続いてアル
ミニウムのＣＭＰを行うことで、ゲート溝内にアルミニ
ウム１１５を埋め込む。
【００１７】以上説明した製造工程により、Ｎ型はハフ
ニウム窒化物膜１１２とタンタル窒化物１１４とアルミ
ニウム１１５の積層、Ｐ型はタンタル窒化物膜１１４と
アルミニウム１１５積層のゲート電極構造を持つＣＭＩ
ＳＦＥＴが完成する。従って、Ｎ型は電極の仕事関数が
４．６ｅＶ以下、Ｐ型は４．６ｅＶ以上となり、しきい
値の適正化が可能になる。
ニウム窒化物膜１１２とタンタル窒化物１１４とアルミ
ニウム１１５の積層、Ｐ型はタンタル窒化物膜１１４と
アルミニウム１１５積層のゲート電極構造を持つＣＭＩ
ＳＦＥＴが完成する。従って、Ｎ型は電極の仕事関数が
４．６ｅＶ以下、Ｐ型は４．６ｅＶ以上となり、しきい
値の適正化が可能になる。
【００１８】しかし、この構造には問題がある。図９
は、Ｎ型ＭＩＳＦＥＴ，Ｐ型ＭＩＳＦＥＴそれぞれのゲ
ート電極部分のみを拡大した図である。Ｎ型ＭＩＳＦＥ
Ｔにおいて、ゲート電極であるアルミニウムの幅Ｌ
Alは、ＬAl＝ＬG−２×ＬTaN−２×ＬHfNで表される。
は、Ｎ型ＭＩＳＦＥＴ，Ｐ型ＭＩＳＦＥＴそれぞれのゲ
ート電極部分のみを拡大した図である。Ｎ型ＭＩＳＦＥ
Ｔにおいて、ゲート電極であるアルミニウムの幅Ｌ
Alは、ＬAl＝ＬG−２×ＬTaN−２×ＬHfNで表される。
【００１９】ここで、ＬAlはアルミニウム１１５の幅、
ＬGはゲート長、ＬTaNはタンタル窒化物膜１１４の幅、
ＬHfNはハフニウム窒化物膜１１２の幅である。
ＬGはゲート長、ＬTaNはタンタル窒化物膜１１４の幅、
ＬHfNはハフニウム窒化物膜１１２の幅である。
【００２０】ここでタンタル窒化物膜１１４はゲート電
極の仕事関数を制御する他に、上部電極、つまりアルミ
ニウム１１５がゲート絶縁膜中に拡散する事を防ぐ為の
バリアメタルとしての役目を担っている。従って、タン
タル窒化物膜１１４の膜厚は最低１０ｎｍ程度以上確保
する事がゲート耐圧や信頼性の面から必要である。
極の仕事関数を制御する他に、上部電極、つまりアルミ
ニウム１１５がゲート絶縁膜中に拡散する事を防ぐ為の
バリアメタルとしての役目を担っている。従って、タン
タル窒化物膜１１４の膜厚は最低１０ｎｍ程度以上確保
する事がゲート耐圧や信頼性の面から必要である。
【００２１】しかしながら、タンタル窒化物膜１１４の
膜厚（ＬTaN）を１０ｎｍとし、ハフニウム窒化物膜１
１２の膜厚（ＬHfN）を１０ｎｍとすると、ゲート長
（ＬG）が４０ｎｍの場合、アルミニウム１１５の幅
（ＬAl）は０ｎｍとなる。従って、ゲート長４０ｎｍ以
下ではアルミニウム１１５を埋め込むことが不可能にな
る。そのため、ゲート抵抗が大幅に上昇してしまい、高
性能なＣＭＩＳＦＥＴの形成が不可能になる。なお、ハ
フニウム窒化物は仕事関数のみ制御すればよいので、１
ｎｍ程度まで薄膜化可能であるが、その場合においても
ゲート長２０ｎｍでアルミニウム１１５の幅（ＬAl）は
０ｎｍになる。
膜厚（ＬTaN）を１０ｎｍとし、ハフニウム窒化物膜１
１２の膜厚（ＬHfN）を１０ｎｍとすると、ゲート長
（ＬG）が４０ｎｍの場合、アルミニウム１１５の幅
（ＬAl）は０ｎｍとなる。従って、ゲート長４０ｎｍ以
下ではアルミニウム１１５を埋め込むことが不可能にな
る。そのため、ゲート抵抗が大幅に上昇してしまい、高
性能なＣＭＩＳＦＥＴの形成が不可能になる。なお、ハ
フニウム窒化物は仕事関数のみ制御すればよいので、１
ｎｍ程度まで薄膜化可能であるが、その場合においても
ゲート長２０ｎｍでアルミニウム１１５の幅（ＬAl）は
０ｎｍになる。
【００２２】
【発明が解決しようとする課題】上述したように、ダマ
シン・ゲート構造を有する半導体装置において、Ｎ型Ｍ
ＩＳＦＥＴとＰ型ＭＩＳＦＥＴで仕事関数が異なる材料
を用いると、抵抗が低い電極材を埋め込むことができ
ず、高性能なＣＭＩＳＦＥＴを形成することができない
という問題があった。
シン・ゲート構造を有する半導体装置において、Ｎ型Ｍ
ＩＳＦＥＴとＰ型ＭＩＳＦＥＴで仕事関数が異なる材料
を用いると、抵抗が低い電極材を埋め込むことができ
ず、高性能なＣＭＩＳＦＥＴを形成することができない
という問題があった。
【００２３】本発明の目的は、Ｎ型ＭＩＳＦＥＴとＰ型
ＭＩＳＦＥＴとで仕事関数が異なる金属含有材料をゲー
ト電極に用いると共に、抵抗が低い電極材をゲート電極
として用いた半導体装置及びその製造方法を提供するこ
とにある。
ＭＩＳＦＥＴとで仕事関数が異なる金属含有材料をゲー
ト電極に用いると共に、抵抗が低い電極材をゲート電極
として用いた半導体装置及びその製造方法を提供するこ
とにある。
【００２４】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。 （１）本発明（請求項１）は、Ｎ型ＭＩＳトランジスタ
及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半
導体基板上の絶縁膜に形成された開口部内にゲート絶縁
膜を介して形成されている半導体装置であって、前記Ｎ
型ＭＩＳトランジスタのゲート電極は、前記ゲート絶縁
膜に接し、フェルミレベルが前記半導体基板のバンドギ
ャップの略中央より伝導帯側に位置する第１の金属含有
膜と、この第１の金属含有膜上に形成され、第１の金属
含有膜より抵抗が低い第２の金属含有膜とを具備し、前
記Ｐ型ＭＩＳトランジスタのゲート電極は、前記ゲート
絶縁膜に接し、フェルミレベルが前記半導体基板のバン
ドギャップの略中央より価電子帯側に位置する導電性塗
布膜と、この導電性塗布膜上に形成された、該導電性塗
布膜より抵抗が低い第２の金属含有膜とを具備し、前記
導電性塗布膜は前記開口部の底面のみに形成され、第２
の金属含有膜の側面には該導電性塗布膜が形成されてい
ないことを特徴とする。
目的を達成するために以下のように構成されている。 （１）本発明（請求項１）は、Ｎ型ＭＩＳトランジスタ
及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半
導体基板上の絶縁膜に形成された開口部内にゲート絶縁
膜を介して形成されている半導体装置であって、前記Ｎ
型ＭＩＳトランジスタのゲート電極は、前記ゲート絶縁
膜に接し、フェルミレベルが前記半導体基板のバンドギ
ャップの略中央より伝導帯側に位置する第１の金属含有
膜と、この第１の金属含有膜上に形成され、第１の金属
含有膜より抵抗が低い第２の金属含有膜とを具備し、前
記Ｐ型ＭＩＳトランジスタのゲート電極は、前記ゲート
絶縁膜に接し、フェルミレベルが前記半導体基板のバン
ドギャップの略中央より価電子帯側に位置する導電性塗
布膜と、この導電性塗布膜上に形成された、該導電性塗
布膜より抵抗が低い第２の金属含有膜とを具備し、前記
導電性塗布膜は前記開口部の底面のみに形成され、第２
の金属含有膜の側面には該導電性塗布膜が形成されてい
ないことを特徴とする。
【００２５】本発明の好ましい実施態様を以下に記す。 (a) 前記第１の金属含有膜は、ハフニウム窒化物膜、ジ
ルコニウム窒化物膜、チタン窒化物膜のいずれかである
こと。 (b) 前記導電性塗布膜は、炭素を含むこと。
ルコニウム窒化物膜、チタン窒化物膜のいずれかである
こと。 (b) 前記導電性塗布膜は、炭素を含むこと。
【００２６】（２）本発明（請求項４）は、Ｎ型ＭＩＳ
トランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲ
ート電極を半導体基板上の絶縁膜に形成された開口部内
にゲート絶縁膜を介して形成する半導体装置の製造方法
であって、前記ゲート電極を形成する工程は、Ｎ型ＭＩ
Ｓトランジスタ用の第１のゲート形成領域及びＰ型ＭＩ
Ｓトランジスタ用の第２のゲート形成領域の双方の領域
の開口部内に形成されたゲート絶縁膜上に、フェルミレ
ベルが前記半導体基板のバンドギャップの略中央より伝
導帯側に位置する第１の金属含有膜を形成する工程と、
第２のゲート形成領域に形成された第１の金属含有膜を
除去する工程と、第１及び第２のゲート形成領域の開口
部底面のみに選択的に、フェルミレベルが前記半導体基
板のバンドギャップの略中央より価電子帯側に位置する
導電性塗布膜を形成する工程と、第１及び第２のゲート
形成領域の導電性塗布膜上に、第１の金属含有膜及び導
電性塗布膜より抵抗が低い第２の金属含有膜を形成する
ことにより第１及び第２のゲート形成領域の双方の領域
の開口部を埋め込む工程とを含むことを特徴とする。
トランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲ
ート電極を半導体基板上の絶縁膜に形成された開口部内
にゲート絶縁膜を介して形成する半導体装置の製造方法
であって、前記ゲート電極を形成する工程は、Ｎ型ＭＩ
Ｓトランジスタ用の第１のゲート形成領域及びＰ型ＭＩ
Ｓトランジスタ用の第２のゲート形成領域の双方の領域
の開口部内に形成されたゲート絶縁膜上に、フェルミレ
ベルが前記半導体基板のバンドギャップの略中央より伝
導帯側に位置する第１の金属含有膜を形成する工程と、
第２のゲート形成領域に形成された第１の金属含有膜を
除去する工程と、第１及び第２のゲート形成領域の開口
部底面のみに選択的に、フェルミレベルが前記半導体基
板のバンドギャップの略中央より価電子帯側に位置する
導電性塗布膜を形成する工程と、第１及び第２のゲート
形成領域の導電性塗布膜上に、第１の金属含有膜及び導
電性塗布膜より抵抗が低い第２の金属含有膜を形成する
ことにより第１及び第２のゲート形成領域の双方の領域
の開口部を埋め込む工程とを含むことを特徴とする。
【００２７】本発明の好ましい実施態様を以下に記す。 (a) 前記導電性塗布膜の形成は、第１のゲート形成領域
の第１の金属含有膜上、及び第２のゲート形成領域のゲ
ート絶縁膜上に、前記開口部を埋め込むように、表面が
ほぼ平坦な絶縁性の塗布膜を形成する工程と、前記塗布
膜を選択的にエッチングし、前記塗布膜を残しつつ前記
開口部を再び露出させる工程と、前記塗布膜に対して所
定の処理を行い、前記塗布膜を導電性にする工程とを含
むこと。 (a1) 前記塗布膜は、炭素を含む有機物で構成され、前
記所定の処理では、前記塗布膜に対して熱処理、又はレ
ーザーアニール、又は電子照射を行うこと。 (a2) 前記塗布膜は、ベンゼン環が直列に繋がった有機
物で構成され、前記所定の処理では、前記塗布膜に対し
て沃素を導入すること。
の第１の金属含有膜上、及び第２のゲート形成領域のゲ
ート絶縁膜上に、前記開口部を埋め込むように、表面が
ほぼ平坦な絶縁性の塗布膜を形成する工程と、前記塗布
膜を選択的にエッチングし、前記塗布膜を残しつつ前記
開口部を再び露出させる工程と、前記塗布膜に対して所
定の処理を行い、前記塗布膜を導電性にする工程とを含
むこと。 (a1) 前記塗布膜は、炭素を含む有機物で構成され、前
記所定の処理では、前記塗布膜に対して熱処理、又はレ
ーザーアニール、又は電子照射を行うこと。 (a2) 前記塗布膜は、ベンゼン環が直列に繋がった有機
物で構成され、前記所定の処理では、前記塗布膜に対し
て沃素を導入すること。
【００２８】(b) 前記導電性塗布膜の形成は、第１のゲ
ート形成領域の第１の金属含有膜上、及び第２のゲート
形成領域のゲート絶縁膜上に、前記開口部を埋め込むよ
うに、表面がほぼ平坦な導電性の塗布膜を形成する工程
と、前記塗布膜を選択的にエッチングし、前記塗絶縁性
布膜を残しつつ前記開口部を再び露出させる工程とを含
むこと。
ート形成領域の第１の金属含有膜上、及び第２のゲート
形成領域のゲート絶縁膜上に、前記開口部を埋め込むよ
うに、表面がほぼ平坦な導電性の塗布膜を形成する工程
と、前記塗布膜を選択的にエッチングし、前記塗絶縁性
布膜を残しつつ前記開口部を再び露出させる工程とを含
むこと。
【００２９】［作用］本発明は、上記構成によって以下
の作用・効果を有する。Ｐ型ＭＩＳトランジスタのゲー
ト電極において、ゲート絶縁膜に接し、フェルミレベル
が前記半導体基板のバンドギャップの略中央より価電子
帯側に位置する導電性塗布膜を用いることによって、開
口部の側面には導電性塗布膜が形成されていないので、
抵抗が低い第２の金属含有膜を形成することができ、Ｃ
ＭＩＳＦＥＴを高性能化することができる。
の作用・効果を有する。Ｐ型ＭＩＳトランジスタのゲー
ト電極において、ゲート絶縁膜に接し、フェルミレベル
が前記半導体基板のバンドギャップの略中央より価電子
帯側に位置する導電性塗布膜を用いることによって、開
口部の側面には導電性塗布膜が形成されていないので、
抵抗が低い第２の金属含有膜を形成することができ、Ｃ
ＭＩＳＦＥＴを高性能化することができる。
【００３０】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００３１】図１（ａ）〜図３（ｉ）は、本発明の一実
施形態に係わる半導体装置の製造工程を示す工程断面図
である。
施形態に係わる半導体装置の製造工程を示す工程断面図
である。
【００３２】まず、従来例で図５（ａ）〜図６（ｄ）を
用いて説明した工程を行うことで、図１（ａ）に示す構
造を形成する。図１（ａ）に示すように、素子分離領域
１０１とエクステンション拡散層領域１０５、ソース・
ドレイン拡散層１０７、ソース・ドレイン領域のみに４
０ｎｍ程度のコバルト、或いはチタン等のシリサイド１
０８を形成したシリコン基板１００上に、層間膜１０９
と第２のシリコン窒化膜からなる幅４０ｎｍ程度のゲー
ト側壁１０６によりゲート形成領域にゲート溝１１０を
形成する。またゲート溝１１０の底部にはダミーのゲー
ト酸化膜１０２が成膜されている。
用いて説明した工程を行うことで、図１（ａ）に示す構
造を形成する。図１（ａ）に示すように、素子分離領域
１０１とエクステンション拡散層領域１０５、ソース・
ドレイン拡散層１０７、ソース・ドレイン領域のみに４
０ｎｍ程度のコバルト、或いはチタン等のシリサイド１
０８を形成したシリコン基板１００上に、層間膜１０９
と第２のシリコン窒化膜からなる幅４０ｎｍ程度のゲー
ト側壁１０６によりゲート形成領域にゲート溝１１０を
形成する。またゲート溝１１０の底部にはダミーのゲー
ト酸化膜１０２が成膜されている。
【００３３】次いで、図１（ｂ）に示すように、弗酸等
のウェット処理により、ゲート溝１１０底部のダミーの
ゲート酸化膜１０２を除去して、ゲート形成部が全て開
口される。続いて、高誘電体絶縁物として、ハフニウム
酸化膜からなるゲート絶縁膜１１１を全面に成膜する。
このハフニウム酸化膜の成腹方法の一例として、例えば
ＨｆＣｌ4 とＮＨ3 を用いたＣＶＤ法、又は有機系のＨ
ｆガス等を用いたＣＶＤ法、或いはハフニウム窒化物の
ターゲットやハフニウムのターゲットを用いたスパッタ
法等を用いてハフニウム窒化物膜を成膜し、続いて酸化
を行う事でハフニウム酸化膜を形成しても良い。この時
のハフニウム窒化物膜の厚みは数ｎｍ程度の極薄膜が望
ましい。ハフニウム窒化物膜の膜厚が厚くなるにつれ
て、ハフニウム窒化物の酸化後に窒素が膜中に残留する
のを防ぐためである。
のウェット処理により、ゲート溝１１０底部のダミーの
ゲート酸化膜１０２を除去して、ゲート形成部が全て開
口される。続いて、高誘電体絶縁物として、ハフニウム
酸化膜からなるゲート絶縁膜１１１を全面に成膜する。
このハフニウム酸化膜の成腹方法の一例として、例えば
ＨｆＣｌ4 とＮＨ3 を用いたＣＶＤ法、又は有機系のＨ
ｆガス等を用いたＣＶＤ法、或いはハフニウム窒化物の
ターゲットやハフニウムのターゲットを用いたスパッタ
法等を用いてハフニウム窒化物膜を成膜し、続いて酸化
を行う事でハフニウム酸化膜を形成しても良い。この時
のハフニウム窒化物膜の厚みは数ｎｍ程度の極薄膜が望
ましい。ハフニウム窒化物膜の膜厚が厚くなるにつれ
て、ハフニウム窒化物の酸化後に窒素が膜中に残留する
のを防ぐためである。
【００３４】次いで、図１（ｃ）に示すように、フェル
ミレベルが、シリコン基板のバンドギャップの中央より
伝導帯側に位置する電極材料、すなわち仕事関数が４．
６ｅＶ以下の電極材料として、例えばハフニウム窒化物
膜（第１の金属含有膜）１１２を１０ｎｍ程度望ましく
はそれ以下の厚みで全面に成膜する。
ミレベルが、シリコン基板のバンドギャップの中央より
伝導帯側に位置する電極材料、すなわち仕事関数が４．
６ｅＶ以下の電極材料として、例えばハフニウム窒化物
膜（第１の金属含有膜）１１２を１０ｎｍ程度望ましく
はそれ以下の厚みで全面に成膜する。
【００３５】以上の図１（ａ）〜図１（ｃ）の工程は、
Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトラン
ジスタ形成領域の双方に対して行われるが、図面上では
一方の領域のみを示した。以後の工程からは、Ｎ型ＭＩ
Ｓトランジスタ（Ｎ型ＭＩＳＦＥＴ）形成領域及びＰ型
ＭＩＳトランジスタ（Ｐ型ＭＩＳＦＥＴ）形成領域の双
方を図面上に示す。
Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトラン
ジスタ形成領域の双方に対して行われるが、図面上では
一方の領域のみを示した。以後の工程からは、Ｎ型ＭＩ
Ｓトランジスタ（Ｎ型ＭＩＳＦＥＴ）形成領域及びＰ型
ＭＩＳトランジスタ（Ｐ型ＭＩＳＦＥＴ）形成領域の双
方を図面上に示す。
【００３６】次いで、図２（ｄ）に示すように、リソグ
ラフィ技術を用いて、Ｐ−ＭＯＳＦＥＴ領域のみレジス
ト１１３を開口する。
ラフィ技術を用いて、Ｐ−ＭＯＳＦＥＴ領域のみレジス
ト１１３を開口する。
【００３７】次いで、図２（ｅ）に示すように、過酸化
水素水によるウェット・エッチングを行う事で、Ｐ型領
域のみハフニウム窒化物膜１１２を除去する。この時ゲ
ート絶縁膜１１１はハフニウム酸化膜であるが、この膜
は過酸化水素水に対して不溶のためエッチングされる事
は無い。
水素水によるウェット・エッチングを行う事で、Ｐ型領
域のみハフニウム窒化物膜１１２を除去する。この時ゲ
ート絶縁膜１１１はハフニウム酸化膜であるが、この膜
は過酸化水素水に対して不溶のためエッチングされる事
は無い。
【００３８】次いで、図２（ｆ）に示すように、レジス
ト１１３の除去後、炭素を含む有機塗布膜１１６を全面
に塗布する。塗布膜を用いることで、ＣＭＰ処理などを
行わなくても、塗布のみである程度の平坦性が良い膜が
得られる。もちろんＣＭＰ処理により有機塗布膜１１６
の平坦化を行っても良い。
ト１１３の除去後、炭素を含む有機塗布膜１１６を全面
に塗布する。塗布膜を用いることで、ＣＭＰ処理などを
行わなくても、塗布のみである程度の平坦性が良い膜が
得られる。もちろんＣＭＰ処理により有機塗布膜１１６
の平坦化を行っても良い。
【００３９】図３（ｇ）に示すように、有機塗布膜１１
６の全面エッチングを行って、ゲート溝１１０内のみに
有機塗布膜１１６が残るようにする。そのときの有機塗
布膜１１６の膜厚は望ましくは１０ｎｍ以上がよい。こ
の全面エッチングの方法としてはレジストと同様に酸素
プラズマによるアッシング等を用いればよい。次いで、
図３（ｈ）に示すように、有機塗布膜１１６に対して、
熱処理、或いはレーザー等の光エネルギー、或いは電子
照射による電子エネルギー等により、有機膜を分解して
グラファイト化して導電性を持たせ、グラファイト化有
機塗布膜（導電性塗布膜）１１７を形成する。熱処理で
あれば、６００−７００℃以上の熱処理で簡単にグラフ
ァイト化する事が可能である。
６の全面エッチングを行って、ゲート溝１１０内のみに
有機塗布膜１１６が残るようにする。そのときの有機塗
布膜１１６の膜厚は望ましくは１０ｎｍ以上がよい。こ
の全面エッチングの方法としてはレジストと同様に酸素
プラズマによるアッシング等を用いればよい。次いで、
図３（ｈ）に示すように、有機塗布膜１１６に対して、
熱処理、或いはレーザー等の光エネルギー、或いは電子
照射による電子エネルギー等により、有機膜を分解して
グラファイト化して導電性を持たせ、グラファイト化有
機塗布膜（導電性塗布膜）１１７を形成する。熱処理で
あれば、６００−７００℃以上の熱処理で簡単にグラフ
ァイト化する事が可能である。
【００４０】また、塗布膜が、ベンゼン環が直列につな
がった、例えば５つ繋がったペンタセンの様な有機分子
の場合には、沃素などを添加して導電性を持たせても良
い。或いは、ベンゼン環を５つより多く繋げた分子を用
いて、処理を行わずとも導電体である有機膜を用いても
良い。いずれの方法においても、炭素の仕事関数が４．
６ｅＶ以上である事から、４．６ｅＶ以上の仕事関数を
持つ電極の形成が可能である。
がった、例えば５つ繋がったペンタセンの様な有機分子
の場合には、沃素などを添加して導電性を持たせても良
い。或いは、ベンゼン環を５つより多く繋げた分子を用
いて、処理を行わずとも導電体である有機膜を用いても
良い。いずれの方法においても、炭素の仕事関数が４．
６ｅＶ以上である事から、４．６ｅＶ以上の仕事関数を
持つ電極の形成が可能である。
【００４１】図３（ｉ）に示すように、低抵抗なゲート
電極材料としてアルミニウム（第２の金属含有膜）１１
５をスパッタ法またはＣＶＤ法など用いて全面に堆積
し、続いてアルミニウムのＣＭＰを行うことで、ゲート
溝内にアルミニウム１１５を埋め込む。
電極材料としてアルミニウム（第２の金属含有膜）１１
５をスパッタ法またはＣＶＤ法など用いて全面に堆積
し、続いてアルミニウムのＣＭＰを行うことで、ゲート
溝内にアルミニウム１１５を埋め込む。
【００４２】以上により、Ｎ型はハフニウム窒化物膜１
１２とグラファイト化有機塗布膜１１７とアルミニウム
１１５の積層、Ｐ型はグラファイト化有機塗布膜１１７
とアルミニウム１１５の積層のゲート電極構造を持つＣ
ＭＩＳＦＥＴが完成する。
１２とグラファイト化有機塗布膜１１７とアルミニウム
１１５の積層、Ｐ型はグラファイト化有機塗布膜１１７
とアルミニウム１１５の積層のゲート電極構造を持つＣ
ＭＩＳＦＥＴが完成する。
【００４３】ここで、ハフニウム窒化物膜１１２は仕事
関数が４．６ｅＶ以下、導電性塗布膜は４．６ｅＶ以上
であるため、Ｎ型とＰ型のそれぞれで最適化された仕事
関数のゲート電極構造が実現可能になった。
関数が４．６ｅＶ以下、導電性塗布膜は４．６ｅＶ以上
であるため、Ｎ型とＰ型のそれぞれで最適化された仕事
関数のゲート電極構造が実現可能になった。
【００４４】そして本発明では従来技術と異なり、アル
ミニウム１１５のゲート絶縁膜１１１への拡散を十分に
防止すると同時にゲート長が２０ｎｍ以下の領域におい
てもアルミニウム１１５を埋め込む事が可能である。
ミニウム１１５のゲート絶縁膜１１１への拡散を十分に
防止すると同時にゲート長が２０ｎｍ以下の領域におい
てもアルミニウム１１５を埋め込む事が可能である。
【００４５】図４（ａ）及び図４（ｂ）にＮ型ＭＩＳＦ
ＥＴ，Ｐ型ＭＩＳＦＥＴそれぞれのゲート電極部分のみ
を拡大して示す。グラファイト化有機塗布膜１１７を用
いる事により、グラファイト化有機塗布膜１１７はアル
ミニウム１１５の側面には形成されず、アルミニウム１
１５の底面、すなわちゲート絶縁膜１１１上のみに形成
されるので、ｎ型ＭＩＳＦＥＴのアルミニウム１１５の
幅（ＬAl）は、 ＬAl＝ＬG−２×ＬHfN となる。ここで、ＬAlはアルミニウム１１５の幅、ＬG
はゲート長、ＬHfNはハフニウム窒化物膜１１２の幅で
ある。
ＥＴ，Ｐ型ＭＩＳＦＥＴそれぞれのゲート電極部分のみ
を拡大して示す。グラファイト化有機塗布膜１１７を用
いる事により、グラファイト化有機塗布膜１１７はアル
ミニウム１１５の側面には形成されず、アルミニウム１
１５の底面、すなわちゲート絶縁膜１１１上のみに形成
されるので、ｎ型ＭＩＳＦＥＴのアルミニウム１１５の
幅（ＬAl）は、 ＬAl＝ＬG−２×ＬHfN となる。ここで、ＬAlはアルミニウム１１５の幅、ＬG
はゲート長、ＬHfNはハフニウム窒化物膜１１２の幅で
ある。
【００４６】つまりグラファイト化有機塗布膜１１７の
厚みには依存しない。ここで、ハフニウム窒化物膜１１
２はゲート電極の仕事関数を４．６ｅＶ以下にする役割
のみであるので、１ｎｍの極薄膜でも問題ない。これよ
りハフニウム窒化物膜１１２の厚みを１ｎｍとすると、
本発明ではゲート長１０ｎｍの領域においても８ｎｍの
幅のアルミニウム１１５を埋め込む事が可能となる。
厚みには依存しない。ここで、ハフニウム窒化物膜１１
２はゲート電極の仕事関数を４．６ｅＶ以下にする役割
のみであるので、１ｎｍの極薄膜でも問題ない。これよ
りハフニウム窒化物膜１１２の厚みを１ｎｍとすると、
本発明ではゲート長１０ｎｍの領域においても８ｎｍの
幅のアルミニウム１１５を埋め込む事が可能となる。
【００４７】さらには、本発明においてはゲート高さｈ
を高くする事でグラファイト化有機塗布膜１１７の厚み
を増やす事が可能である。
を高くする事でグラファイト化有機塗布膜１１７の厚み
を増やす事が可能である。
【００４８】例えば、ゲート高さｈが１００ｎｍであれ
ば、５０ｎｍ程度の厚みでグラファイト化有機塗布膜１
１７をゲート溝内に形成しても５０ｎｍ程度の厚みのア
ルミニウム１１５を溝内に埋め込むことができる。従っ
て従来技術と異なり、グラファイト化有機塗布膜１１７
の厚みを増加させて、さらにアルミニウム電極に対する
バリア性を高める事が可能である。
ば、５０ｎｍ程度の厚みでグラファイト化有機塗布膜１
１７をゲート溝内に形成しても５０ｎｍ程度の厚みのア
ルミニウム１１５を溝内に埋め込むことができる。従っ
て従来技術と異なり、グラファイト化有機塗布膜１１７
の厚みを増加させて、さらにアルミニウム電極に対する
バリア性を高める事が可能である。
【００４９】また、本実施形態ではゲート電極にアルミ
ニウム１１５を用いたが、低抵抗な材料であれば何を用
いても問題ない。例えば、ルテニウム、プラチナ、コバ
ルト、銀、銅、タングステンなどをスパッタ法やＣＶＤ
法、或いはメッキ法などで成膜しても全然問題ない。
ニウム１１５を用いたが、低抵抗な材料であれば何を用
いても問題ない。例えば、ルテニウム、プラチナ、コバ
ルト、銀、銅、タングステンなどをスパッタ法やＣＶＤ
法、或いはメッキ法などで成膜しても全然問題ない。
【００５０】さらにはまた、ハフニウム窒化物膜をｎ型
ＭＩＳＦＥＴの電極としたが、ハフニウム窒化物の他に
ジルコニウム窒化物、チタン窒化物等を用いても仕事関
数を４．６ｅＶ以下にする事が可能であり、ｎ型ＭＩＳ
ＦＥＴの電極として使用可能である。
ＭＩＳＦＥＴの電極としたが、ハフニウム窒化物の他に
ジルコニウム窒化物、チタン窒化物等を用いても仕事関
数を４．６ｅＶ以下にする事が可能であり、ｎ型ＭＩＳ
ＦＥＴの電極として使用可能である。
【００５１】なお、本発明は、上記実施形態に限定され
るものではない。例えば、シリコン基板以外にも、他の
半導体基板を用いることができる。その他、本発明は、
その要旨を逸脱しない範囲で、種々変形して実施するこ
とが可能である。
るものではない。例えば、シリコン基板以外にも、他の
半導体基板を用いることができる。その他、本発明は、
その要旨を逸脱しない範囲で、種々変形して実施するこ
とが可能である。
【００５２】
【発明の効果】以上説明したように本発明によれば、Ｐ
型ＭＩＳトランジスタのゲート電極において、ゲート絶
縁膜に接し、フェルミレベルが半導体基板のバンドギャ
ップの略中央より価電子帯側に位置する導電性塗布膜を
用いることによって、開口部の側面には導電性塗布膜が
形成されていないので、抵抗が低い第２の金属含有膜を
形成することができ、ＣＭＩＳＦＥＴを高性能化するこ
とができる。
型ＭＩＳトランジスタのゲート電極において、ゲート絶
縁膜に接し、フェルミレベルが半導体基板のバンドギャ
ップの略中央より価電子帯側に位置する導電性塗布膜を
用いることによって、開口部の側面には導電性塗布膜が
形成されていないので、抵抗が低い第２の金属含有膜を
形成することができ、ＣＭＩＳＦＥＴを高性能化するこ
とができる。
【図１】本発明の一実施形態に係わるダマシン・ゲート
構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示
す工程断面図。
構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示
す工程断面図。
【図２】本発明の一実施形態に係わるダマシン・ゲート
構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示
す工程断面図。
構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示
す工程断面図。
【図３】本発明の一実施形態に係わるダマシン・ゲート
構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示
す工程断面図。
構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示
す工程断面図。
【図４】図１（ａ）〜図３（ｈ）に示す製造工程により
形成されたＮ型及びＰ型ＭＩＳＦＥＴのゲート電極部分
を示す断面図。
形成されたＮ型及びＰ型ＭＩＳＦＥＴのゲート電極部分
を示す断面図。
【図５】本発明者等の発明によるダマシン・ゲート構造
を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工
程断面図。
を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工
程断面図。
【図６】本発明者等の発明によるダマシン・ゲート構造
を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工
程断面図。
を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工
程断面図。
【図７】本発明者等の発明によるダマシン・ゲート構造
を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工
程断面図。
を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工
程断面図。
【図８】本発明者等の発明によるダマシン・ゲート構造
を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工
程断面図。
を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工
程断面図。
【図９】図５（ａ）〜図８（ｊ）に示すＮ型及びＰ型Ｍ
ＩＳＦＥＴのゲート電極部分を示す断面図。
ＩＳＦＥＴのゲート電極部分を示す断面図。
１００…シリコン基板 １０１…素子分離領域 １０２…ゲート酸化膜 １０３…ポリシリコン １０４…シリコン窒化膜 １０５…エクステンション拡散層領域 １０６…ゲート側壁 １０７…ソース／ドレイン拡散層 １０８…シリサイド １０９…層間膜 １１０…ゲート溝 １１１…ゲート絶縁膜 １１２…ハフニウム窒化物膜（第１の金属含有膜） １１３…レジスト １１５…アルミニウム（第２の金属含有膜） １１６…有機塗布膜 １１７…グラファイト化有機塗布膜（導電性塗布膜）
Claims (8)
- 【請求項１】Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳト
ランジスタそれぞれのゲート電極が半導体基板上の絶縁
膜に形成された開口部内にゲート絶縁膜を介して形成さ
れている半導体装置であって、 前記Ｎ型ＭＩＳトランジスタのゲート電極は、前記ゲー
ト絶縁膜に接し、フェルミレベルが前記半導体基板のバ
ンドギャップの略中央より伝導帯側に位置する第１の金
属含有膜と、この第１の金属含有膜上に形成され、第１
の金属含有膜より抵抗が低い第２の金属含有膜とを具備
し、 前記Ｐ型ＭＩＳトランジスタのゲート電極は、前記ゲー
ト絶縁膜に接し、フェルミレベルが前記半導体基板のバ
ンドギャップの略中央より価電子帯側に位置する導電性
塗布膜と、この導電性塗布膜上に形成された、該導電性
塗布膜より抵抗が低い第２の金属含有膜とを具備し、 前記導電性塗布膜は前記開口部の底面のみに形成され、
第２の金属含有膜の側面には該導電性塗布膜が形成され
ていないことを特徴とする半導体装置。 - 【請求項２】前記第１の金属含有膜は、ハフニウム窒化
物膜、ジルコニウム窒化物膜、チタン窒化物膜のいずれ
かである事を特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記導電性塗布膜は、炭素を含む事を特徴
とする請求項１に記載の半導体装置。 - 【請求項４】Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳト
ランジスタそれぞれのゲート電極を半導体基板上の絶縁
膜に形成された開口部内にゲート絶縁膜を介して形成す
る半導体装置の製造方法であって、 前記ゲート電極を形成する工程は、 Ｎ型ＭＩＳトランジスタ用の第１のゲート形成領域及び
Ｐ型ＭＩＳトランジスタ用の第２のゲート形成領域の双
方の領域の開口部内に形成されたゲート絶縁膜上に、フ
ェルミレベルが前記半導体基板のバンドギャップの略中
央より伝導帯側に位置する第１の金属含有膜を形成する
工程と、 第２のゲート形成領域に形成された第１の金属含有膜を
除去する工程と、 第１及び第２のゲート形成領域の開口部底面のみに選択
的に、フェルミレベルが前記半導体基板のバンドギャッ
プの略中央より価電子帯側に位置する導電性塗布膜を形
成する工程と、 第１及び第２のゲート形成領域の導電性塗布膜上に、第
１の金属含有膜及び導電性塗布膜より抵抗が低い第２の
金属含有膜を形成することにより第１及び第２のゲート
形成領域の双方の領域の開口部を埋め込む工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項５】前記導電性塗布膜の形成は、 第１のゲート形成領域の第１の金属含有膜上、及び第２
のゲート形成領域のゲート絶縁膜上に、前記開口部を埋
め込むように、表面がほぼ平坦な絶縁性の塗布膜を形成
する工程と、 前記塗布膜を選択的にエッチングし、前記塗布膜を残し
つつ前記開口部を再び露出させる工程と、 前記塗布膜に対して所定の処理を行い、前記塗布膜を導
電性にする工程とを含むことを特徴とする請求項４に記
載の半導体装置の製造方法。 - 【請求項６】前記塗布膜は、炭素を含む有機物で構成さ
れ、 前記所定の処理では、前記塗布膜に対して熱処理、又は
レーザーアニール、又は電子照射を行うことを特徴とす
る請求項５に記載の半導体装置の製造方法。 - 【請求項７】前記塗布膜は、ベンゼン環が直列に繋がっ
た有機物で構成され、 前記所定の処理では、前記塗布膜に対して沃素を導入す
ることを特徴とする請求項５に記載の半導体装置の製造
方法。 - 【請求項８】前記導電性塗布膜の形成は、 第１のゲート形成領域の第１の金属含有膜上、及び第２
のゲート形成領域のゲート絶縁膜上に、前記開口部を埋
め込むように、表面がほぼ平坦な導電性の塗布膜を形成
する工程と、 前記塗布膜を選択的にエッチングし、前記塗絶縁性布膜
を残しつつ前記開口部を再び露出させる工程とを含むこ
とを特徴とする請求項４に記載の半導体装置の製造方
法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000293929A JP3906020B2 (ja) | 2000-09-27 | 2000-09-27 | 半導体装置及びその製造方法 |
| TW090121354A TW501173B (en) | 2000-09-27 | 2001-08-29 | Semiconductor device and method of fabricating the same |
| CNB011330325A CN1190851C (zh) | 2000-09-27 | 2001-09-14 | 半导体器件及其制造方法 |
| KR10-2001-0056991A KR100402671B1 (ko) | 2000-09-27 | 2001-09-15 | 반도체 장치 및 그 제조 방법 |
| US09/962,883 US6737309B2 (en) | 2000-09-27 | 2001-09-25 | Complementary MISFET |
| US10/813,451 US6964893B2 (en) | 2000-09-27 | 2004-03-30 | Semiconductor device and method of fabricating the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000293929A JP3906020B2 (ja) | 2000-09-27 | 2000-09-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002110815A true JP2002110815A (ja) | 2002-04-12 |
| JP3906020B2 JP3906020B2 (ja) | 2007-04-18 |
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|---|---|---|---|
| JP2000293929A Expired - Fee Related JP3906020B2 (ja) | 2000-09-27 | 2000-09-27 | 半導体装置及びその製造方法 |
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|---|---|
| US (2) | US6737309B2 (ja) |
| JP (1) | JP3906020B2 (ja) |
| KR (1) | KR100402671B1 (ja) |
| CN (1) | CN1190851C (ja) |
| TW (1) | TW501173B (ja) |
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-
2001
- 2001-08-29 TW TW090121354A patent/TW501173B/zh not_active IP Right Cessation
- 2001-09-14 CN CNB011330325A patent/CN1190851C/zh not_active Expired - Fee Related
- 2001-09-15 KR KR10-2001-0056991A patent/KR100402671B1/ko not_active IP Right Cessation
- 2001-09-25 US US09/962,883 patent/US6737309B2/en not_active Expired - Lifetime
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- 2004-03-30 US US10/813,451 patent/US6964893B2/en not_active Expired - Lifetime
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| US9741814B2 (en) | 2010-10-29 | 2017-08-22 | Sony Corporation | Semiconductor device with fin transistors and manufacturing method of such semiconductor device |
| US10373955B2 (en) | 2010-10-29 | 2019-08-06 | Sony Corporation | Semiconductor device with FIN transistors and manufacturing method of such semiconductor device |
| US10811416B2 (en) | 2010-10-29 | 2020-10-20 | Sony Corporation | Semiconductor device with fin transistors and manufacturing method of such semiconductor device |
| US11121133B2 (en) | 2010-10-29 | 2021-09-14 | Sony Corporation | Semiconductor device with fin transistors and manufacturing method of such semiconductor device |
| US11824057B2 (en) | 2010-10-29 | 2023-11-21 | Sony Corporation | Semiconductor device with fin-type field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| US6737309B2 (en) | 2004-05-18 |
| CN1190851C (zh) | 2005-02-23 |
| US20040183143A1 (en) | 2004-09-23 |
| JP3906020B2 (ja) | 2007-04-18 |
| US6964893B2 (en) | 2005-11-15 |
| CN1347159A (zh) | 2002-05-01 |
| TW501173B (en) | 2002-09-01 |
| KR20020025012A (ko) | 2002-04-03 |
| US20020037615A1 (en) | 2002-03-28 |
| KR100402671B1 (ko) | 2003-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060829 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061026 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061206 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070109 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120119 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130119 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |