KR100402671B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

N형 MIS 트랜지스터의 게이트 전극은, 게이트 절연막(111)에 접하고, 페르미 레벨이 실리콘 기판의 밴드갭의 대략 중앙의 전도대측에 위치하는 하프늄 질화물막(112)과, 하프늄 질화물막(112) 상에 형성된 알루미늄(115)을 포함하고, P형 MIS 트랜지스터의 게이트 전극은 게이트 절연막(111)에 접하고, 페르미 레벨이 실리콘 기판의 밴드갭의 대략 중앙으로부터 가전자대측에 위치하는 그래파이트화 유기 도포막(117)과, 그래파이트화 유기 도포막(117) 상에 형성된 알루미늄(115)을 포함하고, 알루미늄(115)의 측면에는 그래파이트화 유기 도포막(117)이 형성되어 있지 않다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법, 특히 N형 MIS 트랜지스터 및 P형 MIS 트랜지스터의 게이트 전극의 개량에 관한 것이다.
MIS 트랜지스터의 고성능화를 위해서는 소자의 미세화가 필수이다. 그러나, 게이트 절연막으로서 현재 이용되고 있는 실리콘 산화막은, 유전률이 낮기 때문에, 게이트 절연막의 용량을 크게 할 수 없다고 하는 문제가 있다. 또한, 게이트 전극으로서 이용되고 있는 폴리실리콘은 저항율이 높기 때문에, 저저항화를 달성할 수 없다고 하는 문제가 있다. 각각의 문제에 대해, 게이트 절연막에는 고유전체 재료를 이용하고, 게이트 전극에는 금속 재료를 이용한다고 하는 제안이 이루어지고 있다.
그런데, 이들의 재료는 현재 이용되고 있는 재료에 비교하여 내열성에 뒤떨어진다고 하는 결점을 갖고 있다. 그래서, 고온 프로세스를 행한 후에 게이트 절연막 및 게이트 전극을 형성하는 것이 가능한 기술로서, 다마신 게이트 기술이 제안되고 있다.
다마신 게이트 기술에 의해 게이트 전극으로서 메탈을 매립한 경우, N형과 P형 MISFET 혹은 MISFET에 있어서 게이트 전극이 단일 메탈이기 때문에, 그 전극의 일 함수가 고정된다. 그 때문에, 폴리실리콘 게이트와 같이 N형과 P형에서의 게이트 전극이 별도로 만들어짐에 따른 임계치의 적정화가 불가능해진다. 따라서, N형, P형에서 다른 재료의 메탈 게이트 전극을 별도로 만드는 이중 메탈 게이트 프로세스가 필요해진다.
본 발명자 등은 n형과 p형에서 다른 메탈 게이트 전극을 별도로 만드는 기술을 이미 출원하고 있는 특원평11-124405호를 출원하고 있다. 본 출원에 기재된 제조 방법에 따라 형성된 반도체 장치의 제조 공정을 도 5의 (a)∼도 8의 (j)를 참조하여 설명한다.
우선, 도 5의 (a)에 도시된 바와 같이 실리콘 기판(100) 상에 STI 기술 등을 이용하여 소자 분리 영역(101)을 형성한다. 계속해서 장래 제거되는 더미의 게이트로서, 예를 들면 6㎚ 정도의 게이트 산화막(102), 150㎚ 정도의 폴리 실리콘(103), 50㎚ 정도의 실리콘 질화막(104)의 적층 구조를 포함하는 더미 게이트 구조를, 산화 기술, CVD 기술, 리소그래피 기술, 그리고 RIE 기술을 이용하여 형성한다. 그리고, 이온 주입 기술을 이용하여 엑스텐션 확산층 영역(105)을 형성하여, 실리콘 질화막을 포함하는 폭이 40㎚ 정도의 게이트 측벽(106)을 CVD 기술과 RIE 기술에 의해 형성한다.
계속해서, 도 5의 (b)에 도시된 바와 같이 이온 주입 기술에 의해 소스/드레인 확산층(107)을 형성 후, 살리사이드 프로세스 기술을 이용하여, 더미 게이트를 마스크에 소스/드레인 영역에만 40㎚ 정도의 코발트, 혹은 티타늄 등의 실리사이드(108)를 형성한다.
계속해서, 도 5의 (c)에 도시된 바와 같이, 층간막(109)으로서 예를 들면 실리콘 산화막을 CVD법에 따라 피착한 후, CMP 기술에 의해 실리콘 산화막의 평탄화를 행함에 따라, 더미 게이트 상부의 실리콘 질화막(104), 게이트 측벽(106)의 표면을 노출시킨다.
계속해서, 도 6의 (d)에 도시된 바와 같이, 예를 들면 인산을 이용하여, 더미 게이트 상부의 실리콘 질화막(104)을 층간막(109)에 대하여 선택적으로 제거한다. 이 때에 게이트 측벽의 게이트 측벽(106)도 폴리실리콘(103)의 높이 정도까지 에칭된다. 계속해서, 예를 들면 래디컬 원자 에칭 기술을 이용하여 더미 게이트의 폴리실리콘(103)을 층간막(109), 실리콘 질화막을 포함하는 게이트 측벽(106)에 대하여 선택적으로 제거한다. 홈의 바닥부에는 더미의 게이트 산화막(102)이 성막되어 있다.
계속해서, 도 6의 (e)에 도시된 바와 같이 불산 등의 웨트 처리에 의해 더미의 게이트 산화막(102)을 제거하여, 게이트 형성부를 전부 개구한다.
그래서 고유전체 절연물로서, 예를 들면 하프늄 산화막을 포함하는 게이트 절연막(111)을 전면에 성막한다.
계속해서, 도 6의 (f)에 도시된 바와 같이 CVD법 혹은 스퍼터법을 이용하여, 일 함수가 4.6eV보다 작은 금속으로서, 예를 들면 하프늄 질화물막(112)을 10㎚ 정도의 두께, 바람직하게는 그 이하로 전면에 성막한다.
이상의 도 5의 (a)∼도 6의 (f)의 공정은 N형 MIS 트랜지스터 형성 영역 및 P형 MIS 트랜지스터 형성 영역의 쌍방에 대하여 행해지지만, 도면 상에서는 한쪽의 영역만을 나타내었다. 이후의 공정으로부터는, N형 MIS 트랜지스터(N형 MISFET)형성 영역 및 P형 MIS 트랜지스터(P형 MISFET) 형성 영역의 쌍방을 도면 상에 나타낸다.
계속해서, 도 7의 (g)에 도시된 바와 같이 리소그래피 기술을 이용하여, P형 MISFET 영역만 레지스트(113)을 개구한다.
도 7의 (h)에 도시된 바와 같이 과산화수소수에 의한 웨트 에칭을 행함으로써, P형 영역만 하프늄 질화물막(112)을 제거한다. 이 때 게이트 절연막(111)은 하프늄 산화막이지만, 이 막은 과산화수소수에는 불용성이기 때문에 에칭되는 일은 없다.
계속해서, 도 8의 (i)에 도시된 바와 같이 레지스트(113) 제거 후, 일 함수가 4.6eV보다 큰 재료로서, 예를 들면 탄탈 질화물(114)을 최저 10㎚정도 피착한다.
계속해서, 도 8의 (j)에 도시된 바와 같이 저저항인 게이트 전극 재료로서 알루미늄(115)을 스퍼터법 또는 CVD법등 이용하여 전면에 피착하고, 계속해서 알루미늄의 CMP를 행함으로써, 게이트홈 내에 알루미늄(115)을 매립한다.
이상 설명한 제조 공정에 의해, N형은 하프늄 질화물막(112), 탄탈 질화물(114), 및 알루미늄(115)의 적층, P형은 탄탈 질화물막(114), 및 알루미늄(115) 적층의 게이트 전극 구조를 갖는 CMISFET가 완성된다. 따라서, N형은 전극의 일 함수가 4.6eV 이하, P형은 4.6eV 이상이 되어, 임계치의 적정화가 가능해진다.
그러나, 이 구조에는 문제가 있다. 도 9는 N형 MISFET, P형 MISFET 각각의게이트 전극 부분만을 확대한 도면이다. N형 MISFET에 있어서, 게이트 전극인 알루미늄의 폭 LA1은,
LA1=LG-2×LTaN-2×LHfN
으로 나타낸다.
여기서, LA1은 알루미늄(115)의 폭, LG는 게이트 길이, LTaN은 탄탈 질화물막(114)의 폭, LHfN은 하프늄 질화물막(112)의 폭이다.
여기서 탄탈 질화물막(114)은 게이트 전극의 일 함수를 제어하는 것 외에, 상부 전극, 즉 알루미늄(115)이 게이트 절연막 중으로 확산하는 것을 막기 위한 배리어 메탈로서의 역할을 담당하고 있다. 따라서, 탄탈 질화물막(114)의 막 두께는 최저 10㎚ 정도 이상 확보하는 것이 게이트 내압이나 신뢰성의 면에서 필요하다.
그러나, 탄탈 질화물막(114)의 막 두께(LTaN)를 10㎚로 하고, 하프늄 질화물막(112)의 막 두께(LHfN)를 10㎚로 하면, 게이트 길이(LG)가 40㎚인 경우, 알루미늄(115)의 폭(LA1)은 0㎚가 된다. 따라서, 게이트 길이 40㎚ 이하에서는 알루미늄(115)을 매립하는 것이 불가능해진다. 그 때문에, 게이트 저항이 대폭 상승하고, 고성능인 CMISFET의 형성이 불가능해진다. 또, 하프늄 질화물은 일 함수만 제어하면 되므로, 1㎚정도까지 박막화 가능하지만, 그 경우에도 게이트 길이 20㎚이고 알루미늄(115)의 폭(LA1)은 0㎚가 된다.
상술된 바와 같이, 다마신 게이트 구조를 갖는 반도체 장치에서 N형 MISFET와 P형 MISFET에 일 함수가 다른 재료를 이용하면, 저항이 낮은 전극재를 매립할 수 없으며, 고성능인 CMISFET를 형성할 수 없다고 하는 문제가 있었다.
본 발명의 목적은 N형 MISFET과 P형 MISFET로 일 함수가 다른 금속 함유 재료를 게이트 전극으로 이용함과 함께, 저항이 낮은 전극재를 게이트 전극으로서 이용한 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
도 1은 본 발명의 일 실시 형태에 따른 다마신 게이트 구조를 갖는 N형 및 P형 MISFET의 제조 공정을 나타내는 공정 단면도.
도 2는 본 발명의 일 실시 형태에 따른 다마신 게이트 구조를 갖는 N형 및 P형 MISFET의 제조 공정을 나타내는 공정 단면도.
도 3은 본 발명의 일 실시 형태에 따른 다마신 게이트 구조를 갖는 N형 및 P형 MISFET의 제조 공정을 나타내는 공정 단면도.
도 4는, 도 1의 (a)∼도 3의 (h)에 나타내는 제조 공정에 의해 형성된 N형 및 P형 MISFET의 게이트 전극 부분을 나타내는 단면도.
도 5는 본 발명자 등의 발명에 따른 다마신 게이트 구조를 갖는 N형 및 P형 MISFET의 제조 공정을 나타내는 공정 단면도.
도 6은 본 발명자 등의 발명에 따른 다마신 게이트 구조를 갖는 N형 및 P형 MISFET의 제조 공정을 나타내는 공정 단면도.
도 7은 본 발명자 등의 발명에 따른 다마신 게이트 구조를 갖는 N형 및 P형 MISFET의 제조 공정을 나타내는 공정 단면도.
도 8은 본 발명자 등의 발명에 따른 다마신 게이트 구조를 갖는 N형 및 P형MISFET의 제조 공정을 나타내는 공정 단면도.
도 9는 도 5의 (a)∼도 8의 (j)에 나타내는 N형 및 P형 MISFET의 게이트 전극 부분을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 실리콘 기판
101 : 소자 분리 영역
102 ： 게이트 산화막
103 ： 폴리실리콘
104 ： 실리콘 질화막
105 ：엑스텐션 확산층 영역
106 : 게이트 측벽
107 ：소스/드레인 확산층
108 : 실리사이드
109 ：층간막
110 : 게이트 홈
111 : 게이트 절연막
112 ：하프늄 질화물막(제1 금속 함유막)
113 : 레지스트
115 ：알루미늄(제2 금속 함유막)
116 : 유기 도포막
117 ：그래파이트화 유기 도포막(도전성 도포막)
본 발명은, 상기 목적을 달성하기 위해 이하와 같이 구성되어 있다.
(1) 본 발명(청구항 1)은 N형 MIS 트랜지스터 및 P형 MIS 트랜지스터 각각의 게이트 전극이 반도체 기판 상의 절연막에 형성된 개구부 내에 게이트 절연막을 통해 형성되어 있는 반도체 장치로서, 상기 N형 MIS 트랜지스터의 게이트 전극은, 상기 게이트 절연막에 접하고, 페르미 레벨이 상기 반도체 기판의 밴드갭의 대략 중앙으로부터 전도대측에 위치하는 제1 금속 함유막과, 상기 제1 금속 함유막 상에 형성되고 제1 금속 함유막보다 저항이 낮은 제2 금속 함유막을 포함하며, 상기 P형 MIS 트랜지스터의 게이트 전극은, 상기 게이트 절연막에 접하고, 페르미 레벨이 상기 반도체 기판의 밴드갭의 대략 중앙으로부터 가전자대측에 위치하는 도전성 도포막과, 상기 도전성 도포막 상에 형성된, 상기 도전성 도포막보다 저항이 낮은 제2 금속 함유막을 포함하며, 상기 도전성 도포막은 상기 개구부의 저면에만 형성되고, 제2 금속 함유막의 측면에는 그 도전성 도포막이 형성되어 있지 않은 것을 특징으로 한다.
본 발명의 바람직한 실시 형태를 이하에 기술한다.
(a) 상기 제1 금속 함유막은 하프늄 질화물막, 지르코늄 질화물막, 티타늄 질화물막 중 하나임.
(b) 상기 도전성 도포막은 탄소를 포함함.
(2) 본 발명(청구항 4)은 N형 MIS 트랜지스터 및 P형 MIS 트랜지스터 각각의 게이트 전극을 반도체 기판 상의 절연막에 형성된 개구부 내에 게이트 절연막을 통해 형성하는 반도체 장치의 제조 방법으로서, 상기 게이트 전극을 형성하는 공정은 N형 MIS 트랜지스터용의 제1 게이트 형성 영역 및 P형 MIS 트랜지스터용의 제2 게이트 형성 영역 쌍방의 영역의 개구부 내에 형성된 게이트 절연막 상에, 페르미 레벨이 상기 반도체 기판의 밴드갭의 대략 중앙으로부터 전도대측에 위치하는 제1 금속 함유막을 형성하는 공정과, 제2 게이트 형성 영역에 형성된 제1 금속 함유막을 제거하는 공정과, 제1 및 제2 게이트 형성 영역의 개구부 저면에만 선택적으로, 페르미 레벨이 상기 반도체 기판의 밴드갭의 대략 중앙으로부터 가전자대측에 위치하는 도전성 도포막을 형성하는 공정과, 제1 및 제2 게이트 형성 영역의 도전성 도포막 상에, 제1 금속 함유막 및 도전성 도포막보다 저항이 낮은 제2 금속 함유막을 형성함으로써 제1 및 제2 게이트 형성 영역의 쌍방 영역의 개구부를 매립하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시 형태를 이하에 기술한다.
(a) 상기 도전성 도포막의 형성은, 제1 게이트 형성 영역의 제1 금속 함유막 위와 제2 게이트 형성 영역의 게이트 절연막 위에, 상기 개구부를 매립하도록, 표면이 거의 평탄한 절연성의 도포막을 형성하는 공정과, 상기 도포막을 선택적으로 에칭하고, 상기 도포막을 남기면서 상기 개구부를 다시 노출시키는 공정과, 상기 도포막에 대하여 소정의 처리를 행하고, 상기 도포막을 도전성으로 하는 공정을 포함함.
(a1) 상기 도포막은 탄소를 포함하는 유기물로 구성되고, 상기 소정의 처리에서는 상기 도포막에 대하여 열처리, 또는 레이저 어닐링, 또는 전자 조사를 행함.
(a2) 상기 도포막은 벤젠 링이 직렬로 연결된 유기물을 포함하고, 상기 소정의 처리에서는 상기 도포막에 대하여 요오드를 도입함.
(b) 상기 도전성 도포막의 형성은, 제1 게이트 형성 영역의 제1 금속 함유막 위와 제2 게이트 형성 영역의 게이트 절연막 위에, 상기 개구부를 매립하도록, 표면이 거의 평탄한 도전성의 도포막을 형성하는 공정과, 상기 도포막을 선택적으로 에칭하고, 상기 절연성 도포막을 남기면서 상기 개구부를 다시 노출시키는 공정을 포함함.
본 발명은, 상기 구성에 의해 이하의 작용·효과를 갖는다.
P형 MIS 트랜지스터의 게이트 전극에 있어서, 게이트 절연막에 접하고, 페르미 레벨이 상기 반도체 기판의 밴드갭의 대략 중앙으로부터 가전자대측에 위치하는 도전성 도포막을 이용함으로써, 개구부의 측면에는 도전성 도포막이 형성되어 있지 않으므로, 저항이 낮은 제2 금속 함유막을 형성할 수 있고, CMISFET를 고성능화할 수 있다.
<발명의 실시 형태>
본 발명의 실시 형태를 이하에 도면을 참조하여 설명한다.
도 1의 (a)∼도 3의 (i)는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 공정 단면도이다.
우선, 종래예에서 도 5의 (a)∼도 6의 (d)를 이용하여 설명한 공정을 행함으로써, 도 1의 (a)에 나타내는 구조를 형성한다. 도 1의 (a)에 도시된 바와 같이 소자 분리 영역(101)과 엑스텐션 확산층 영역(105), 소스 드레인 확산층(107), 소스 드레인 영역에만 40㎚ 정도의 코발트, 혹은 티타늄 등의 실리사이드(108)를 형성한 실리콘 기판(100) 상에, 층간막(109)과 제2 실리콘 질화막을 포함하는 폭 40㎚ 정도의 게이트 측벽(106)에 의해 게이트 형성 영역에 게이트홈(110)을 형성한다. 또한 게이트홈(110)의 바닥부에는 더미의 게이트 산화막(102)이 성막되어 있다.
계속해서, 도 1의 (b)에 도시된 바와 같이 불산 등의 웨트 처리에 의해 게이트홈(110) 바닥부의 더미의 게이트 산화막(102)을 제거하여, 게이트 형성부가 전부 개구된다. 계속해서, 고유전체 절연물로서, 하프늄 산화막을 포함하는 게이트 절연막(111)을 전면에 성막한다. 상기 하프늄 산화막의 성막 방법의 일례로서, 예를 들면 HfC14와 NH3을 이용한 CVD법, 또는 유기계의 Hf 가스 등을 이용한 CVD법, 혹은 하프늄 질화물의 타깃이나 하프늄의 타깃을 이용한 스퍼터법 등을 이용하여 하프늄 질화물막을 성막하고, 계속해서 산화를 행함으로써 하프늄 산화막을 형성해도 좋다. 이 때의 하프늄 질화물막의 두께는 수 ㎚ 정도의 초박막이 바람직하다. 하프늄 질화물막의 막 두께가 두꺼워짐에 따라 하프늄 질화물의 산화 후에 질소가 막 중에 잔류하는 것을 막기 위해서이다.
계속해서, 도 1의 (c)에 도시된 바와 같이 페르미 레벨이, 실리콘 기판의 밴드갭의 중앙으로부터 전도대측에 위치하는 전극 재료, 즉 일 함수가 4.6eV 이하의 전극 재료로서, 예를 들면 하프늄 질화물막(제1 금속 함유막 : 112)을 10㎚ 정도, 바람직하게는 그 이하의 두께로 전면에 성막한다.
이상의 도 1의 (a)∼ 도 1의 (c)의 공정은 N형 MIS 트랜지스터 형성 영역 및 P형 MIS 트랜지스터 형성 영역의 쌍방에 대하여 행해지지만, 도면 상에서는 한쪽 영역만을 나타내었다. 이후의 공정부터는 N형 MIS 트랜지스터(N형 MIS FET) 형성 영역 및 P형 MIS 트랜지스터(P형 MISFET) 형성 영역의 쌍방을 도면 상에 나타낸다.
계속해서, 도 2의 (d)에 도시된 바와 같이, 리소그래피 기술을 이용하여, P-MOSFET 영역만 레지스트(113)를 개구한다.
계속해서, 도 2의 (e)에 도시된 바와 같이, 과산화수소수에 의한 웨트 에칭을 행함으로써, P형 영역만 하프늄 질화물막(112)을 제거한다. 이 때 게이트 절연막(111)은 하프늄 산화막이지만, 이 막은 과산화수소수에 대하여 불용성이기 때문에 에칭되지는 않는다.
계속해서, 도 2의 (f)에 도시된 바와 같이, 레지스트(113)의 제거 후, 탄소를 포함하는 유기 도포막(116)을 전면에 도포한다. 도포막을 이용함으로써, CMP 처리 등을 행하지 않아도, 도포만으로 어느 정도의 평탄성이 좋은 막을 얻을 수 있다. 물론 CMP 처리에 의해 유기 도포막(116)의 평탄화를 행해도 좋다.
도 3의 (g)에 도시된 바와 같이, 유기 도포막(116)의 전면 에칭을 행하여, 게이트홈(110) 내에만 유기 도포막(116)이 남도록 한다. 그 때의 유기 도포막(116)의 막 두께는 바람직하게는 10㎚ 이상이 좋다. 상기 전면 에칭의 방법으로는 레지스트와 마찬가지로 산소 플라즈마에 의한 애싱 등을 이용하면 좋다. 계속해서, 도 3의 (h)에 도시된 바와 같이, 유기 도포막(116)에 대해 열처리, 혹은 레이저 등의 광 에너지, 혹은 전자 조사에 의한 전자 에너지 등에 의해 유기막을 분해하여 그래파이트화하여 도전성을 갖게 하고, 그래파이트화 유기 도포막(도전성 도포막 : 117)을 형성한다. 열처리이면, 600-700℃이상의 열처리로 간단히 그래파이트화하는 것이 가능하다.
또한, 도포막이, 벤젠 링이 직렬로 연결된, 예를 들면 5개 연결된 펜타센과 같은 유기 분자인 경우에는, 요오드 등을 첨가하여 도전성을 갖게 해도 좋다. 혹은, 벤젠 링을 5개 이상 연결한 분자를 이용하여, 처리를 행하지 않아도 도전체인 유기막을 이용해도 좋다. 어떤 방법으로도, 탄소의 일 함수가 4.6eV 이상이기 때문에, 4.6eV 이상의 일 함수를 갖는 전극의 형성이 가능하다.
도 3의 (i)에 도시된 바와 같이 저저항인 게이트 전극 재료로서 알루미늄(제2 금속 함유막 : 115)을 스퍼터법 또는 CVD법등 이용하여 전면에 피착하고, 계속해서 알루미늄의 CMP를 행함으로써, 게이트홈 내에 알루미늄(115)을 매립한다.
이상에 의해, N형은 하프늄 질화물막(112), 그래파이트화 유기 도포막(117),및 알루미늄(115)의 적층, P형은 그래파이트화 유기 도포막(117), 및 알루미늄(115)의 적층의 게이트 전극 구조를 갖는 CMISFET가 완성된다.
여기서, 하프늄 질화물막(112)은 일 함수가 4.6eV 이하, 도전성 도포막은 4.6eV 이상이기 때문에, N형과 P형 각각으로 최적화된 일 함수의 게이트 전극 구조가 실현 가능해졌다.
그리고 본 발명에서는 종래 기술과는 달리, 알루미늄(115)의 게이트 절연막(111)에 대한 확산을 충분히 방지함과 동시에 게이트 길이가 20㎚ 이하의 영역에서도 알루미늄(115)을 매립하는 것이 가능하다.
도 4의 a 및 도 4의 b에 N형 MISFET, P형 MISFET 각각의 게이트 전극 부분만을 확대하여 나타낸다. 그래파이트화 유기 도포막(117)을 이용함에 따라, 그래파이트화 유기 도포막(117)은 알루미늄(115)의 측면에는 형성되지 않고, 알루미늄(115)의 저면, 즉 게이트 절연막(111) 상에만 형성되므로, n형 MISFET의 알루미늄(115)의 폭(LA1)은
LA1=LG-2×LHfN
이 된다. 여기서, LA1은 알루미늄(115)의 폭, LG는 게이트 길이, LHfN은 하프늄 질화물막(112)의 폭이다.
즉 그래파이트화 유기 도포막(117)의 두께에는 의존하지 않는다. 여기서, 하프늄 질화물막(112)은 게이트 전극의 일 함수를 4.6eV 이하로 하는 역할만 할 뿐이므로, 1㎚의 초박막이라도 문제없다. 이것보다 하프늄 질화물막(112)의 두께를1㎚로 하면, 본 발명에서는 게이트 길이 10㎚의 영역에서도 8㎚ 폭의 알루미늄(115)을 매립하는 것이 가능해진다.
또한, 본 발명에서는 게이트 높이 h를 높임으로써 그래파이트화 유기 도포막(117)의 두께를 늘리는 것이 가능하다.
예를 들면, 게이트 높이 h가 100㎚이면, 50㎚ 정도의 두께로 그래파이트화 유기 도포막(117)을 게이트홈 내에 형성해도 50㎚ 정도 두께의 알루미늄(115)을 홈 내로 매립할 수 있다. 따라서 종래 기술과 달리, 그래파이트화 유기 도포막(117)의 두께를 증가시켜, 알루미늄 전극에 대한 배리어성을 더욱 높이는 것이 가능하다.
또한, 본 실시 형태에서는 게이트 전극에 알루미늄(115)을 이용했지만, 저저항 재료이면 무엇을 이용해도 문제없다. 예를 들면, 루테늄, 백금, 코발트, 은, 구리, 텅스텐 등을 스퍼터법이나 CVD법, 혹은 도금법 등으로 성막해도 전혀 문제없다.
또한, 하프늄 질화물막을 n형 MISFET의 전극으로 했지만, 하프늄 질화물 외에 지르코늄 질화물, 티타늄 질화물 등을 이용해도 일 함수를 4.6eV 이하로 하는 것이 가능하고, n형 MISFET의 전극으로서 사용 가능하다.
또, 본 발명은 상기 실시 형태에 한정되는 것이 아니다. 예를 들면, 실리콘 기판 외에도 다른 반도체 기판을 이용할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않은 범위에서 여러가지 변형하여 실시하는 것이 가능하다.
이상 설명한 바와 같이 본 발명에 따르면, P형 MIS 트랜지스터의 게이트 전극에 있어서, 게이트 절연막에 접하고, 페르미 레벨이 반도체 기판의 밴드갭의 대략 중앙으로부터 가전자대 측에 위치하는 도전성 도포막을 이용함으로써, 개구부의 측면에는 도전성 도포막이 형성되어 있지 않으므로, 저항이 낮은 제2 금속 함유막을 형성할 수 있고, CMISFET를 고성능화할 수 있다.

Claims (8)

  1. N형 MIS 트랜지스터 및 P형 MIS 트랜지스터 각각의 게이트 전극이 반도체 기판 상의 절연막에 형성된 개구부 내에 게이트 절연막을 통해 형성되어 있는 반도체 장치에 있어서,
    상기 N형 MIS 트랜지스터의 게이트 전극은, 상기 게이트 절연막에 접하고, 페르미 레벨이 상기 반도체 기판의 밴드갭의 대략 중앙으로부터 전도대측에 위치하는 제1 금속 함유막, 및 상기 제1 금속 함유막 상에 형성되고 제1 금속 함유막보다 저항이 낮은 제2 금속 함유막을 포함하며,
    상기 P형 MIS 트랜지스터의 게이트 전극은, 상기 게이트 절연막에 접하며, 페르미 레벨이 상기 반도체 기판의 밴드갭의 대략 중앙으로부터 가전자대측에 위치하는 도전성 도포막, 및 상기 도전성 도포막 상에 형성되고 상기 도전성 도포막보다 저항이 낮은 제2 금속 함유막을 포함하며,
    상기 도전성 도포막은 상기 개구부의 저면에만 형성되고, 제2 금속 함유막의 측면에는 상기 도전성 도포막이 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 금속 함유막은 하프늄 질화물막, 지르코늄 질화물막, 티타늄 질화물막 중 하나인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 도전성 도포막은 탄소를 포함하는 것을 특징으로 하는 반도체 장치.
  4. N형 MIS 트랜지스터 및 P형 MIS 트랜지스터 각각의 게이트 전극을 반도체 기판 상의 절연막에 형성된 개구부 내에 게이트 절연막을 통해 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 게이트 전극을 형성하는 공정은,
    N형 MIS 트랜지스터용의 제1 게이트 형성 영역 및 P형 MIS 트랜지스터용의 제2 게이트 형성 영역의 쌍방 영역의 개구부 내에 형성된 게이트 절연막 상에, 페르미 레벨이 상기 반도체 기판의 밴드갭의 대략 중앙으로부터 전도대측에 위치하는 제1 금속 함유막을 형성하는 공정,
    제2 게이트 형성 영역에 형성된 제1 금속 함유막을 제거하는 공정,
    제1 및 제2 게이트 형성 영역의 개구부 저면에만 선택적으로, 페르미 레벨이 상기 반도체 기판의 밴드갭의 대략 중앙으로부터 가전자대측에 위치하는 도전성 도포막을 형성하는 공정, 및
    제1 및 제2 게이트 형성 영역의 도전성 도포막 상에, 제1 금속 함유막 및 도전성 도포막보다 저항이 낮은 제2 금속 함유막을 형성함으로써 제1 및 제2 게이트 형성 영역의 쌍방 영역의 개구부를 매립하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 도전성 도포막의 형성은,
    제1 게이트 형성 영역의 제1 금속 함유막 위와 제2 게이트 형성 영역의 게이트 절연막 위에, 상기 개구부를 매립하도록 표면이 거의 평탄한 절연성의 도포막을 형성하는 공정,
    상기 도포막을 선택적으로 에칭하여, 상기 도포막을 남기면서 상기 개구부를 다시 노출시키는 공정, 및
    상기 도포막에 대하여 소정의 처리를 행하여, 상기 도포막을 도전성으로 하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 도포막은 탄소를 포함하는 유기물로 구성되고,
    상기 소정의 처리에서는, 상기 도포막에 대하여 열처리, 레이저 어닐링, 또는 전자 조사를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 도포막은 벤젠 링이 직렬로 연결된 유기물로 구성되고,
    상기 소정의 처리에서는 상기 도포막에 대하여 요오드를 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제4항에 있어서,
    상기 도전성 도포막의 형성은,
    제1 게이트 형성 영역의 제1 금속 함유막 위와 제2 게이트 형성 영역의 게이트 절연막 위에, 상기 개구부를 매립하도록 표면이 거의 평탄한 도전성의 도포막을 형성하는 공정, 및
    상기 도포막을 선택적으로 에칭하여, 상기 절연성 도포막을 남기면서 상기 개구부를 다시 노출시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9139906B2 (en) * 2001-03-06 2015-09-22 Asm America, Inc. Doping with ALD technology
JP3974507B2 (ja) * 2001-12-27 2007-09-12 株式会社東芝 半導体装置の製造方法
JP3634320B2 (ja) * 2002-03-29 2005-03-30 株式会社東芝 半導体装置及び半導体装置の製造方法
JP4197607B2 (ja) * 2002-11-06 2008-12-17 株式会社東芝 絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法
US6858524B2 (en) * 2002-12-03 2005-02-22 Asm International, Nv Method of depositing barrier layer for metal gates
US7838875B1 (en) 2003-01-22 2010-11-23 Tsang Dean Z Metal transistor device
JP2004296491A (ja) * 2003-03-25 2004-10-21 Sanyo Electric Co Ltd 半導体装置
US7316950B2 (en) * 2003-04-22 2008-01-08 National University Of Singapore Method of fabricating a CMOS device with dual metal gate electrodes
JP3793190B2 (ja) * 2003-09-19 2006-07-05 株式会社東芝 半導体装置の製造方法
US6949795B2 (en) * 2003-11-13 2005-09-27 Micron Technology, Inc. Structure and method of fabricating a transistor having a trench gate
US7064050B2 (en) * 2003-11-28 2006-06-20 International Business Machines Corporation Metal carbide gate structure and method of fabrication
JP2005217309A (ja) * 2004-01-30 2005-08-11 Toshiba Corp 半導体装置及びその製造方法
US7514360B2 (en) 2004-03-17 2009-04-07 Hong Yu Yu Thermal robust semiconductor device using HfN as metal gate electrode and the manufacturing process thereof
JP2005285809A (ja) * 2004-03-26 2005-10-13 Sony Corp 半導体装置およびその製造方法
US7285829B2 (en) * 2004-03-31 2007-10-23 Intel Corporation Semiconductor device having a laterally modulated gate workfunction and method of fabrication
US6887800B1 (en) * 2004-06-04 2005-05-03 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and metal layers that meet at a P/N junction
JP4567396B2 (ja) * 2004-08-10 2010-10-20 セイコーインスツル株式会社 半導体集積回路装置
US7381608B2 (en) * 2004-12-07 2008-06-03 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and a metal gate electrode
US20060163670A1 (en) * 2005-01-27 2006-07-27 International Business Machines Corporation Dual silicide process to improve device performance
US7399666B2 (en) * 2005-02-15 2008-07-15 Micron Technology, Inc. Atomic layer deposition of Zr3N4/ZrO2 films as gate dielectrics
US7498247B2 (en) 2005-02-23 2009-03-03 Micron Technology, Inc. Atomic layer deposition of Hf3N4/HfO2 films as gate dielectrics
JP4626411B2 (ja) * 2005-06-13 2011-02-09 ソニー株式会社 半導体装置および半導体装置の製造方法
US7432139B2 (en) * 2005-06-29 2008-10-07 Amberwave Systems Corp. Methods for forming dielectrics and metal electrodes
US20070001231A1 (en) * 2005-06-29 2007-01-04 Amberwave Systems Corporation Material systems for dielectrics and metal electrodes
US20070018259A1 (en) * 2005-07-21 2007-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Dual gate electrode metal oxide semciconductor transistors
US8110469B2 (en) 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
US8193641B2 (en) 2006-05-09 2012-06-05 Intel Corporation Recessed workfunction metal in CMOS transistor gates
JP2010506408A (ja) * 2006-10-05 2010-02-25 エーエスエム アメリカ インコーポレイテッド 金属シリケート膜のａｌｄ
US7449735B2 (en) * 2006-10-10 2008-11-11 International Business Machines Corporation Dual work-function single gate stack
KR100854971B1 (ko) * 2007-01-23 2008-08-28 삼성전자주식회사 자기정렬 금속막 션트 공정을 이용하는 반도체 장치의 제조방법
JP2008244331A (ja) * 2007-03-28 2008-10-09 Toshiba Corp 半導体装置およびその製造方法
US20080296674A1 (en) * 2007-05-30 2008-12-04 Qimonda Ag Transistor, integrated circuit and method of forming an integrated circuit
JP2009044051A (ja) * 2007-08-10 2009-02-26 Panasonic Corp 半導体装置及びその製造方法
JP2009170841A (ja) * 2008-01-21 2009-07-30 Toshiba Corp 半導体装置の製造方法
US7781321B2 (en) * 2008-05-09 2010-08-24 International Business Machines Corporation Electroless metal deposition for dual work function
US8093116B2 (en) * 2008-10-06 2012-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for N/P patterning in a gate last process
US8163625B2 (en) * 2009-04-07 2012-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating an isolation structure
US8404561B2 (en) * 2009-05-18 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating an isolation structure
JP2011258776A (ja) 2010-06-09 2011-12-22 Toshiba Corp 不揮発性半導体メモリ
JP5598145B2 (ja) * 2010-08-04 2014-10-01 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
JP2012099517A (ja) 2010-10-29 2012-05-24 Sony Corp 半導体装置及び半導体装置の製造方法
US8753968B2 (en) * 2011-10-24 2014-06-17 United Microelectronics Corp. Metal gate process
KR20130065226A (ko) * 2011-12-09 2013-06-19 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US20130187236A1 (en) * 2012-01-20 2013-07-25 Globalfoundries Inc. Methods of Forming Replacement Gate Structures for Semiconductor Devices
US8860135B2 (en) 2012-02-21 2014-10-14 United Microelectronics Corp. Semiconductor structure having aluminum layer with high reflectivity
US8940626B2 (en) * 2012-07-05 2015-01-27 Globalfoundries Inc. Integrated circuit and method for fabricating the same having a replacement gate structure
US9508716B2 (en) * 2013-03-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing a semiconductor device
US11501999B2 (en) * 2018-09-28 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Cobalt fill for gate structures
US11605565B2 (en) * 2018-12-28 2023-03-14 Intel Corporation Three dimensional integrated circuits with stacked transistors

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5189504A (en) * 1989-12-11 1993-02-23 Nippon Telegraph And Telephone Corporation Semiconductor device of MOS structure having p-type gate electrode
KR0147626B1 (ko) * 1995-03-30 1998-11-02 김광호 타이타늄 카본 나이트라이드 게이트전극 형성방법
US6184083B1 (en) * 1997-06-30 2001-02-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6189504B1 (en) * 1997-11-24 2001-02-20 Diesel Engine Retarders, Inc. System for combination compression release braking and exhaust gas recirculation
JP3523093B2 (ja) * 1997-11-28 2004-04-26 株式会社東芝 半導体装置およびその製造方法
US6140688A (en) * 1998-09-21 2000-10-31 Advanced Micro Devices Inc. Semiconductor device with self-aligned metal-containing gate
US6114088A (en) * 1999-01-15 2000-09-05 3M Innovative Properties Company Thermal transfer element for forming multilayer devices
JP2000223588A (ja) 1999-02-03 2000-08-11 Nec Corp 相補ｍｉｓ型半導体装置及びその製造方法
JP3264264B2 (ja) 1999-03-01 2002-03-11 日本電気株式会社 相補型集積回路とその製造方法
JP4237332B2 (ja) 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
US6482660B2 (en) * 2001-03-19 2002-11-19 International Business Machines Corporation Effective channel length control using ion implant feed forward

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Publication number Publication date
CN1190851C (zh) 2005-02-23
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