KR20080032373A - 금속 실리사이드 게이트전극을 갖는 모스 트랜지스터 및그의 제조방법 - Google Patents

금속 실리사이드 게이트전극을 갖는 모스 트랜지스터 및그의 제조방법 Download PDF

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Abstract

금속 실리사이드 게이트전극을 갖는 모스 트랜지스터 및 그의 제조방법을 제공한다. 이 방법은 반도체기판을 준비하는 것을 포함한다. 상기 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성한다. 상기 반도체기판 상에 상기 활성영역을 가로지르는 사다리꼴 형태의 단면을 갖는 예비 게이트 전극을 형성한다. 상기 예비 게이트 전극의 측벽들을 덮는 게이트 스페이서들을 형성한다. 상기 게이트 스페이서들을 갖는 기판 상에 층간절연막을 형성한다. 상기 층간절연막을 건식식각하여 적어도 상기 예비 게이트 전극의 상부면을 노출시킨다. 상기 층간절연막을 갖는 반도체기판에 실리사이드화 공정을 적용하여 상기 예비 게이트 전극의 적어도 일부가 금속 실리사이드화된 게이트 전극을 형성한다. 금속 실리사이드 게이트전극을 갖는 모스 트랜지스터의 구조 또한 제공된다.
Figure P1020060098021
금속 실리사이드 게이트 전극, 게이트 스페이서, 실리사이드화 공정, 사다리꼴 형태

Description

금속 실리사이드 게이트전극을 갖는 모스 트랜지스터 및 그의 제조방법{MOS transistor having metal silicide gate electrode and method of fabricating the same}
도 1a 내지 도 1e는 종래기술에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2e는 본 발명의 실시예들에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 다른 실시예들에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
본 발명은 반도체소자 및 그의 제조방법에 관한 것으로, 특히 금속 실리사이드 게이트전극을 갖는 모스 트랜지스터 및 그의 제조방법에 관한 것이다.
반도체소자들을 사용하는 전자제품들의 경-박-단-소화에 따라, 상기 반도체소자들은 단위 면적당 높은 집적밀도, 낮은 문턱전압(threshold voltage; Vth), 빠른 동작속도 및 저소비전력화가 요구되고 있다. 반도체소자는 모스 트랜지스터와 같은 개별소자(discrete device)를 스위칭 소자로 널리 채택하고 있다. 상기와 같은 고집적화 필요에 따라 상기 트랜지스터의 구성요소인 게이트, 소스/드레인 접합(source and drain junctions) 및 상호연결부(interconnections)는 가능한 범위 내에서 최대한 축소되어야 한다. 아울러, 상기 트랜지스터 간의 연결부 또한 축소되어야 한다.
그러나 상기 트랜지스터의 축소에 따라 관련된 여러 가지 난관에 봉착하게 된다. 예를 들면, 게이트전극 축소에 따라, 상기 게이트전극의 전기 저항이 증가한다. 이 경우에, 상기 게이트 전극에 가해지는 전기적인 신호의 전송속도(transmission speed)는 RC 지연시간(Resistance-Capacitance delay time)에 기인하여 느려진다. 또한, 채널 길이 축소에 따른 단채널효과(short channel effects)가 발생한다.
종래의 폴리실리콘을 게이트전극으로 이용하는 기술에 있어서, 상기 게이트전극 축소는 폴리실리콘 공핍(poly-silicon depletion) 및 붕소 침투(boron penetration)와 같은 문제를 더욱 부각시킨다. 여기서, 상기 폴리실리콘 공핍은 상기 폴리실리콘 게이트전극 내의 하부영역, 즉, 게이트절연막 과 인접한 곳에 공핍영역(depletion region)이 형성됨을 뜻한다. 상기 폴리실리콘 공핍영역은 상기 게이트절연막의 커패시턴스와 직렬로 연결되는 부가적인 커패시턴스로 작용한다. 결과적으로, 상기 폴리실리콘 공핍영역은 상기 게이트절연막의 전기적인 등가두께(electrical equivalent thickness)를 증가시킨다. 상기 전기적인 등가두께 증가는 유효게이트전압(effective gate voltage) 감소를 의미한다. 두꺼운 게이트절연 막을 사용하는 종래기술에서, 상기 폴리실리콘 공핍영역의 두께가 상기 두꺼운 게이트절연막의 유효두께에 비하여 상대적으로 매우 작으므로, 그 영향은 무시될 수 있다. 그러나 얇은 게이트절연막을 사용하게 됨에 따라, 상기 폴리실리콘 공핍에 의한 유효게이트전압 감소는 커다란 문제점으로 부각된다.
상기 폴리실리콘 대신 금속물질을 상기 트랜지스터의 게이트에 사용하는 경우 여러 가지 장점이 있다. 예를 들면, 상기 금속물질은 도전성이 매우 높으며, 게이트 공핍(gate depletion) 및 붕소 침투(boron penetration) 현상을 피할 수 있다. 그러나 상기 금속 게이트는, 금속 이온에 의한 게이트절연막 열화(degrade)를 유발하며, 일함수(work function)가 고정되어 있어서 문턱전압(threshold voltage; Vth)을 조절하기 어렵다는 단점이 있다. 예를 들어, 시모스(CMOS) 트랜지스터와 같은 반도체소자는 단일 칩(chip)내에 N-모스 트랜지스터 영역 과 P-모스 트랜지스터 영역을 가진다. 그리고 상기 N-모스 및 상기 P-모스는 각각의 문턱전압을 다르게 조절하여야 한다. 결과적으로, 상기 N-모스 및 상기 P-모스 트랜지스터 영역에는 서로 다른 금속 게이트를 사용하여야 하는데, 이것은 공정을 매우 복잡하게 한다.
상기 고집적 반도체소자에 적합한 고성능(high performance) 모스 트랜지스터를 구현하기위하여 샐리사이드(salicide; self-aligned silicide) 기술이 연구되고 있다. 상기 샐리사이드 기술은 상기 게이트전극 및 소스/드레인 영역에 금속 실리사이드 막을 형성하여 상기 게이트전극 및 소스/드레인 영역의 전기 저항을 낮추기 위한 공정기술이다. 여기서, 상기 게이트전극 전체를 금속 실리사이드로 변환하면 금속 게이트를 형성할 수 있다. 이에 더하여, 상기 게이트전극이 N 또는 P 도핑 된 상태에서 금속 실리사이드로 변환하면 상기 N-모스 또는 상기 P-모스에 필요한 일함수를 얻을 수 있다.
도 1a 내지 도 1e는 종래기술에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체기판(100) 내에 활성영역(103a)을 한정하는 소자분리막(103i)을 형성한다. 상기 소자분리막(103i)을 갖는 기판 상에 게이트 절연막(105)을 형성한다. 상기 게이트 절연막(105)을 갖는 기판 상에 게이트 전극막을 형성한다. 상기 게이트 전극막은 폴리실리콘막일 수 있다. 상기 게이트 전극막 상에 상기 활성영역(103a)을 가로지르는 마스크 패턴(125)을 형성한다. 상기 마스크 패턴(125)은 차례로 적층된 마스크 산화막(115) 및 마스크 질화막(120)으로 형성할 수 있다. 상기 마스크 산화막(115)은 MTO막(middle temperature oxide layer)일 수 있다. 상기 마스크 질화막(120)은 실리콘 질화막일 수 있다.
상기 마스크 패턴(125)을 식각마스크로 이용하여 상기 게이트 전극막을 식각하여 예비 게이트 전극(110)을 형성한다. 일반적으로, 상기 예비 게이트 전극(110)은 수직 측벽들을 갖도록 식각된다. 상기 예비 게이트 전극(110)을 갖는 기판 상에 층간절연막(130)을 형성한다. 상기 층간절연막(130)은 HDP(high density plasma) 산화막일 수 있다. 도시하지 않았지만, 상기 층간절연막(130)을 형성하기 전에 상기 예비 게이트 전극(110)을 이온주입마스크로 이용하여 상기 활성영역(103a) 내에 소오스/드레인 영역을 형성할 수 있다.
도 1b를 참조하면, 상기 마스크 질화막(120)의 상부면이 노출될때까지 화학 기계적 연마공정(chemical mechanical polishing process)을 이용하여 상기 층간절연막(130)을 평탄화한다. 그 결과, 평탄화된 층간절연막(130')이 형성된다.
도 1c를 참조하면, 상기 마스크 질화막(120)을 인산용액을 이용해 선택적으로 제거한다. 이어, 상기 마스크 산화막(115)을 습식 식각을 이용해서 제거한다. 이때, 상기 평탄화된 층간절연막(130')은 상기 마스크 산화막(115)에 대해 낮은 식각선택비를 가지므로 상기 평탄화된 층간절연막(130')의 일부영역이 동시에 식각되게 된다. 그 결과, 상기 예비 게이트 전극들(110)의 상부면 및 상부 측벽들이 노출되게 되고, 상기 예비 게이트 전극들(110) 사이에 움푹 들어간 층간절연막(130")이 형성되게 된다.
도 1d를 참조하면, 상기 예비 게이트 전극(110) 및 상기 층간절연막(130")을 갖는 기판 상에 금속막(135)을 형성한다. 상기 금속막(135)을 갖는 기판에 실리사이드화 공정(silicidation process)을 진행한다. 이때, 상기 예비 게이트 전극(110)의 상부 측벽에 접한 상기 층간절연막(130") 내로 실리콘원자들의 확산현상(A)이 발생할 수 있다.
도 1e를 참조하면, 상기 실리사이드화 공정 후, 상기 예비 게이트 전극(110) 및 상기 층간절연막(130") 상의 미 반응된 금속막(135)을 제거한다. 그 결과, 상기 예비 게이트 전극(110)의 상부영역은 실리사이드화 되어 금속 실리사이드막(140)이 형성된다. 상기 금속 실리사이드막(140) 및 하부에 잔존하는 상기 예비 게이트 전극(110)은 게이트 전극(145)을 구성할 수 있다.
그러나, 상기 금속 실리사이드막(140)을 형성하는 동안, 상기 층간절연 막(130")을 통해 확산된 상기 실리콘원자들이 상기 층간절연막(130") 상부에서 상기 금속막(135)과 반응하여 브리지 금속 실리사이드막(140b)을 형성할 수 있다. 따라서, 상기 브리지 금속 실리사이드막(140b)에 의해 이웃하는 게이트 전극들 간에 쇼트 현상이 발생하게 되어 소자 불량으로 이어진다.
따라서, 금속 실리사이드 게이트 전극들을 형성하는데 있어, 이웃하는 게이트 전극과의 브리지 현상을 방지할 수 있는 기술이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 금속 실리사이드 게이트 전극들을 형성하는데 있어, 이웃하는 게이트 전극과의 브리지 현상을 방지하기에 적합한 금속 실리사이드 게이트전극을 갖는 모스 트랜지스터 및 그의 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 금속 실리사이드 게이트전극을 갖는 모스 트랜지스터를 제공한다. 상기 모스 트랜지스터는 반도체기판을 구비한다. 상기 반도체기판 내에 활성영역을 한정하는 소자분리막이 배치된다. 상기 반도체기판 상에 상기 활성영역을 가로지르는 사다리꼴 형태의 단면을 갖는 게이트 전극이 배치된다. 상기 게이트 전극의 측벽들을 덮는 게이트 스페이서들이 배치된다.
본 발명의 몇몇 실시예들에서, 상기 게이트 전극은 하부에서 상부로 갈수록 폭이 점점 감소할 수 있다.
다른 실시예들에서, 상기 게이트 전극의 측벽들은 경사질 수 있다.
또 다른 실시예들에서, 상기 게이트 전극은 차례로 적층된 폴리실리콘막 및 금속 실리사이드막으로 구성될 수 있다.
또 다른 실시예들에서, 상기 게이트 전극은 금속 실리사이드막으로 구성될 수 있다. 상기 금속 실리사이드막은 니켈(Ni) 실리사이드막, 코발트(Co) 실리사이드막, 텅스텐(W) 실리사이드막, 탄탈(Ta) 실리사이드막, 티타늄(Ti) 실리사이드막, 하프늄(Hf) 실리사이드막, 니켈탄탈(NiTa) 실리사이드막 및 니켈백금(NiPt) 실리사이드막으로 이루어진 일군 중 선택된 어느 하나의 물질 또는 적어도 두개의 복합막일 수 있다.
또 다른 실시예들에서, 상기 게이트 스페이서들은 실리콘산화막, 실리콘질화막(SiN), 및 실리콘산질화막(SiON)으로 이루어진 일군 중 선택된 하나의 물질막 또는 적어도 두개의 적층막일 수 있다.
본 발명의 다른 일 양태에 따르면, 금속 실리사이드 게이트전극을 갖는 모스 트랜지스터의 제조방법을 제공한다. 이 방법은 반도체기판을 준비하는 것을 포함한다. 상기 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성한다. 상기 반도체기판 상에 상기 활성영역을 가로지르는 사다리꼴 형태의 단면을 갖는 예비 게이트 전극을 형성한다. 상기 예비 게이트 전극의 측벽들을 덮는 게이트 스페이서들을 형성한다. 상기 게이트 스페이서들을 갖는 기판 상에 층간절연막을 형성한다. 상기 층간절연막을 건식식각하여 적어도 상기 예비 게이트 전극의 상부면을 노출시킨다. 상기 층간절연막을 갖는 반도체기판에 실리사이드화 공정을 적용하여 상기 예비 게이트 전극의 적어도 일부가 금속 실리사이드화된 게이트 전극을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 예비 게이트 전극은 하부에서 상부로 갈수록 폭이 점점 감소하는 구조로 형성될 수 있다.
다른 실시예들에서, 상기 예비 게이트 전극의 측벽들은 경사지도록 형성될 수 있다.
또 다른 실시예들에서, 상기 예비 게이트 전극을 형성하는 것은 상기 반도체기판 상에 게이트 전극막을 형성하고, 상기 게이트 전극막 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각마스크로 이용하여 상기 게이트 전극막을 건식 식각하되, 상기 게이트 전극막의 식각면이 경사지도록 식각하고, 상기 마스크 패턴을 제거하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 게이트 전극은 차례로 적층된 폴리실리콘막 및 금속 실리사이드막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 게이트 전극은 상기 예비 게이트 전극의 전체가 실리사이드화 될 수 있다.
또 다른 실시예들에서, 상기 실리사이드화 공정은 니켈(Ni), 코발트(Co), 텅스텐(W), 탄탈(Ta), 티타늄(Ti), 하프늄(Hf), 니켈탄탈(NiTa) 및 니켈백금(NiPt)으로 이루어진 일군 중 선택된 적어도 하나의 물질 또는 적어도 두개의 복합막을 이용할 수 있다.
또 다른 실시예들에서, 상기 게이트 스페이서들을 갖는 기판 상에 층간절연막을 형성한 후, 상기 층간절연막의 상부면을 평탄화하는 것을 더 포함할 수 있다.
또 다른 실시예들에서, 상기 층간절연막을 건식식각하여 적어도 상기 예비 게이트 전극의 상부면을 노출시키는 것은 상기 식각된 층간절연막의 상부면이 상기 예비 게이트 전극의 상부면과 동일레벨이거나 더 낮은 레벨에 위치하도록 형성할 수 있다.
또 다른 실시예들에서, 상기 게이트 스페이서들을 형성하는 것은 상기 예비 게이트 전극을 갖는 기판 상에 게이트 스페이서막을 형성하고, 상기 게이트 스페이서막을 에치백하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 게이트 스페이서들은 실리콘산화막, 실리콘질화막(SiN), 및 실리콘산질화막(SiON)으로 이루어진 일군 중 선택된 하나의 물질막 또는 적어도 두개의 적층막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 층간절연막은 상기 게이트 스페이서들 물질 및 상기 예비 게이트 전극 물질에 대해 식각선택비가 있는 물질막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 층간절연막은 HDP(high density plasma) 산화막으로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2a 내지 도 2e는 본 발명의 실시예들에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다. 도 3은 본 발명의 다른 실시예들에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체기판(1) 내에 활성영역(3a)을 한정하는 소자분리막(3i)을 형성한다. 상기 소자분리막(3i)은 트렌치 소자분리 구조로 형성될 수 있다. 상기 소자분리막(3i)을 갖는 기판 상에 게이트 절연막(5)을 형성한다. 상기 게이트 절연막(5)을 갖는 기판 상에 게이트 전극막(10)을 형성한다. 상기 게이트 전극막(10)은 폴리실리콘막일 수 있다. 상기 게이트 전극막(10) 상에 상기 활성영역(3a)을 가로지르는 마스크 패턴(25)을 형성할 수 있다. 상기 마스크 패턴(25)은 차례로 적층된 마스크 산화막(15) 및 마스크 질화막(20)으로 형성할 수 있다. 상기 마스크 산화막(15)은 MTO막(middle temperature oxide layer)일 수 있다. 상기 마스크 질화막(20)은 실리콘 질화막일 수 있다.
도 2b를 참조하면, 상기 마스크 패턴(25)을 식각마스크로 이용하여 상기 게이트 전극막(10)을 건식식각하여 예비 게이트 전극들(10')을 형성한다. 이때, 상기 게이트 전극막(10)의 식각면이 경사지도록 식각한다. 그 결과, 상기 예비 게이트 전극들(10')은 사다리꼴 형태의 단면을 가지게 된다. 상기 예비 게이트 전극들(10')은 하부에서 상부로 갈수록 폭이 점점 감소하는 구조로, 상기 예비 게이트 전극들(10')의 하부 폭(W2)이 상기 예비 게이트 전극들(10')의 상부 폭(W1) 보다 넓을 수 있다. 상기 예비 게이트 전극들(10')의 측벽들은 경사지도록 형성될 수 있다.
도 2c를 참조하면, 상기 마스크 패턴(25)을 선택적으로 제거할 수 있다. 구체적으로, 상기 마스크 질화막(20)을 인산용액을 이용해 선택적으로 제거할 수 있다. 이어, 상기 마스크 산화막(15)을 습식 식각을 이용해서 제거할 수 있다. 상기 예비 게이트 전극들(10')의 측벽들을 덮는 게이트 스페이서들(27)을 형성한다. 구체적으로, 상기 게이트 스페이서들(27)은 상기 예비 게이트 전극들(10')을 갖는 기판 상에 게이트 스페이서막을 형성하고, 상기 게이트 스페이서막을 에치백하여 형성할 수 있다. 상기 게이트 스페이서들(27)은 실리콘산화막, 실리콘질화막(SiN), 및 실리콘산질화막(SiON)으로 이루어진 일군 중 선택된 하나의 물질막 또는 적어도 두개의 적층막으로 형성될 수 있다.
상기 게이트 스페이서들(27)을 갖는 기판 상에 층간절연막(30)을 형성한다. 이어, 상기 층간절연막(30)의 상부면을 평탄화할 수 있다. 상기 평탄화 공정은 화학 계적 연마공정(chemical mechanical polishing process)을 이용할 수 있다. 도시하지 않았지만, 상기 층간절연막(30)을 형성하기 전에 상기 예비 게이트 전극들(10')을 이온주입마스크로 이용하여 상기 활성영역(3a) 내에 소오스/드레인 영역을 형성할 수 있다. 상기 층간절연막(30)은 상기 게이트 스페이서들(27) 물질 및 상기 예비 게이트 전극(10') 물질에 대해 식각선택비가 있는 물질막으로 형성할 수 있다. 예를 들어, 상기 게이트 스페이서들(27)이 실리콘 질화막이고, 상기 예비 게 이트 전극들(10')이 폴리실리콘일 경우, 상기 층간절연막(30)은 산화막으로 형성할 수 있다. 구체적으로, 상기 층간절연막(30)은 HDP(high density plasma) 산화막으로 형성할 수 있다. 이어, 상기 평탄화된 층간절연막(30)을 건식식각한다.
도 2d를 참조하면, 상기 건식식각 결과, 높이가 낮아진 층간절연막(30')이 형성된다. 이때, 상기 건식식각 공정은 적어도 상기 예비 게이트 전극의 상부면이 노출되도록 진행한다. 그 결과, 상기 높이가 낮아진 층간절연막(30')의 상부면이 상기 예비 게이트 전극들(10')의 상부면과 동일레벨이거나 더 낮은 레벨에 위치할 수 있다.
상기 예비 게이트 전극들(10') 및 상기 높이가 낮아진 층간절연막(30')을 갖는 기판 상을 덮는 금속막(35)을 형성한다. 상기 금속막(35)은 니켈(Ni), 코발트(Co), 텅스텐(W), 탄탈(Ta), 티타늄(Ti), 하프늄(Hf), 니켈탄탈(NiTa), 니켈백금(NiPt), 차례로 적층된 니켈 및 코발트(Ni/Co), 및 차례로 적층된 피브이디 코발트 및 시브이디 코발트(PVD-Co/CVD-Co)로 이루어진 일군 중 선택된 하나의 물질로 형성하거나, 적어도 두개의 적층으로 형성할 수 있다. 상기 피브이디 코발트(PVD-Co)는 피브이디(physical vapor deposition; PVD) 방법을 이용하여 형성된 코발트(Co)이고, 상기 시브이디 코발트(CVD-Co)는 화학기상증착(chemical vapor deposition; CVD) 방법을 이용하여 형성된 코발트(Co) 이다.
상기 금속막(35)은 피브이디(physical vapor deposition; PVD) 기술, 화학기상증착(chemical vapor deposition; CVD) 기술 또는 원자층증착(atomic layer deposition; ALD) 기술을 이용하여 형성할 수 있다. 도시하지 않았지만, 상기 금속 막(35) 상에 캐핑막이 형성될 수 있다. 상기 캐핑막은 티타늄질화막(TiN)으로 형성할 수 있다. 이 경우에, 상기 티타늄질화막(TiN)은 상기 금속막(35)의 산화를 방지해주는 역할을 한다. 그러나 상기 캐핑막의 형성은 생략할 수도 있다.
상기 금속막(35)을 갖는 기판에 실리사이드화 공정(silicidation process)을 진행한다. 구체적으로, 상기 실리사이드화 공정은 상기 금속막(35)을 갖는 반도체기판(1)을, 상기 예비 게이트 전극들(10')이 일부 또는 완전히 실리사이드화될 때까지, 열처리할 수 있다. 상기 열처리는, 예를 들어, 상기 금속막(35)이 니켈(Ni)인 경우 400℃ 내지 500℃의 온도에서 실시될 수 있다. 또한, 상기 열처리는 1차 와 2차로 나누어 실시될 수도 있다. 상기 열처리 동안 상기 금속막(35)은 상기 예비 게이트 전극들(10') 내의 실리콘원자들과 반응한다.
도 2e 및 도 3을 참조하면, 상기 실리사이드화 공정 결과 상기 예비 게이트 전극들(10')의 상부영역은 실리사이드화 되어 도 2e에 도시된 바와 같이, 금속 실리사이드막(40)이 형성될 수 있다. 상기 금속 실리사이드막(40) 및 하부에 잔존하는 상기 예비 게이트 전극들(10')은 게이트 전극(45)을 구성할 수 있다. 또는 이와 달리, 도 3에 도시된 바와 같이, 상기 예비 게이트 전극들(10')은 전체적으로 실리사이드화 되어 전체실리사이드 게이트 전극들(40')이 형성될 수 있다.
계속해서, 상기 예비 게이트 전극들(10'), 상기 게이트 스페이서들(27) 및 상기 높이가 낮아진 층간절연막(30') 상의 미 반응된 금속막(35)을 제거할 수 있다. 상기 미반응된 금속막(35)은 황산용액(sulfuric acid; H2SO4) 및 과산화수 소(hydrogen peroxide; H2O2)의 혼합용액을 사용하여 제거할 수 있다. 상기 금속막(35) 상에 상기 캐핑막을 형성한 경우, 상기 미반응된 금속막(35)의 제거동안 상기 캐핑막 역시 스트립(strip)될 수 있다.
상술한 바와 같이, 본 발명의 실시예들은 상기 예비 게이트 전극들(10')을 사다리꼴 형태의 단면을 가지도록 형성함으로써 상기 예비 게이트 전극들(10') 사이의 상부 이격거리를 종래기술과 비교하여 더 넓게 유지할 수 있게 된다. 따라서, 실리사이드화 공정 중에 일부의 실리콘원자들이 상기 예비 게이트 전극들(10')의 측벽을 통해 확산되어 금속 실리사이드막을 형성하더라도 이웃하는 게이트 전극들과 접촉할 확률이 감소하게 된다. 또한, 상기 예비 게이트 전극들(10')의 측벽들을 덮는 상기 게이트 스페이서들(27)을 형성함으로써 상기 실리사이드화 공정 중에 상기 예비 게이트 전극들(10')의 측벽을 통해 실리콘원자들이 확산되는 양을 감소시킬 수 있게 된다. 또한, 상기 층간절연막(30)을 식각하여 높이를 낮춤으로써 상기 높이가 낮아진 층간절연막(30')이 상기 예비 게이트 전극들(10')의 상부측벽에 접하지 않도록 함으로써 상기 실리사이드화 공정 중에 실리콘원자들의 확산 경로를 차단할 수 있게 된다.
도 2e 및 도 3을 다시 참조하여 본 발명의 실시예들에 따른 모스 트랜지스터를 설명하기로 한다.
도 2e 및 도 3을 참조하면, 반도체기판(1) 내에 활성영역(3a)을 한정하는 소자분리막(3i)이 배치된다. 상기 소자분리막(3i)는 트렌치 소자분리 구조일 수 있 다. 상기 소자분리막(3i)을 갖는 기판 상에 게이트 절연막(5)이 배치될 수 있다. 상기 게이트 절연막(5)을 갖는 기판 상에 상기 활성영역(3a)을 가로지르는 사다리꼴 형태의 단면을 갖는 게이트 전극들(45)이 배치된다. 도시하지 않았지만, 상기 활성영역(3a) 내에 소오스/드레인 영역이 배치될 수 있다.
상기 게이트 전극들(45)은 도 2e에 도시된 바와 같이, 차례로 적층된 폴리실리콘막(10') 및 금속 실리사이드막(40)을 포함할 수 있다. 또는 이와 달리, 도 3에 도시된 바와 같이, 상기 게이트 전극들(45)은 전체적으로 실리사이드화된 전체실리사이드 게이트 전극들(40')일 수 있다. 상기 금속 실리사이드막(40,40')은 니켈(Ni) 실리사이드막, 코발트(Co) 실리사이드막, 텅스텐(W) 실리사이드막, 탄탈(Ta) 실리사이드막, 티타늄(Ti) 실리사이드막, 하프늄(Hf) 실리사이드막, 니켈탄탈(NiTa) 실리사이드막 및 니켈백금(NiPt) 실리사이드막으로 이루어진 일군 중 선택된 어느 하나의 물질 또는 적어도 두개의 복합막일 수 있다.
상기 게이트 전극들(45,40')은 하부에서 상부로 갈수록 폭이 점점 감소하는 구조로, 상기 게이트 전극들(45,40')의 하부 폭(W2)이 상기 게이트 전극들(45,40')의 상부 폭(W1) 보다 넓을 수 있다. 상기 게이트 전극들(45,40')의 측벽들은 경사진 구조를 갖는다.
상기 게이트 전극들(45,40')의 측벽들을 덮는 게이트 스페이서들(27)이 배치된다. 상기 게이트 스페이서들(27)은 실리콘산화막, 실리콘질화막(SiN), 및 실리콘산질화막(SiON)으로 이루어진 일군 중 선택된 하나의 물질막 또는 적어도 두개의 적층막일 수 있다. 상기 게이트 전극들(45) 사이에 층간절연막(30')이 배치된다. 상기 층간절연막(30')의 상부면이 상기 게이트 전극들(10')의 상부면과 동일레벨이거나 더 낮은 레벨에 위치할 수 있다. 상기 층간절연막(30')은 HDP(high density plasma) 산화막일 수 있다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다.
상술한 바와 같이 본 발명에 따르면, 게이트 전극들을 사다리꼴 형태의 단면을 가지도록 형성함으로써 상기 게이트 전극들 사이의 상부 이격거리를 종래기술과 비교하여 더 넓게 유지할 수 있게 된다. 따라서, 실리사이드화 공정 중에 일부의 실리콘원자들이 상기 게이트 전극들의 측벽을 통해 확산되어 금속 실리사이드막을 형성하더라도 이웃하는 상기 게이트 전극들과 접촉할 확률이 감소하게 된다. 또한, 상기 게이트 전극들의 측벽들을 덮는 게이트 스페이서들을 형성함으로써 상기 실리사이드화 공정 중에 상기 게이트 전극들의 측벽을 통해 실리콘원자들이 확산되는 양을 감소시킬 수 있게 된다. 또한, 층간절연막을 식각하여 높이를 낮춤으로써 상기 높이가 낮아진 층간절연막이 상기 게이트 전극들의 상부측벽에 접하지 않도록 함으로써 상기 실리사이드화 공정 중에 실리콘원자들의 확산 경로를 차단할 수 있게 된다. 결과적으로, 고집적이 가능하면서 성능이 우수한, 금속 실리사이드 게이트전극을 갖는 모스 트랜지스터를 제조할 수 있게 된다.

Claims (20)

  1. 반도체기판;
    상기 반도체기판 내에 활성영역을 한정하는 소자분리막;
    상기 반도체기판 상에 상기 활성영역을 가로지르면서 배치된 사다리꼴 형태의 단면을 갖는 게이트 전극; 및
    상기 게이트 전극의 측벽들을 덮는 게이트 스페이서들을 포함하는 모스 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 전극은 하부에서 상부로 갈수록 폭이 점점 감소하는 것을 특징으로 하는 모스 트랜지스터.
  3. 제 1 항에 있어서,
    상기 게이트 전극의 측벽들은 경사진 것을 특징으로 하는 모스 트랜지스터.
  4. 제 1 항에 있어서,
    상기 게이트 전극은 차례로 적층된 폴리실리콘막 및 금속 실리사이드막으로 구성되는 것을 특징으로 하는 모스 트랜지스터.
  5. 제 1 항에 있어서,
    상기 게이트 전극은 금속 실리사이드막으로 구성되는 것을 특징으로 하는 모스 트랜지스터.
  6. 제 5 항에 있어서,
    상기 금속 실리사이드막은 니켈(Ni) 실리사이드막, 코발트(Co) 실리사이드막, 텅스텐(W) 실리사이드막, 탄탈(Ta) 실리사이드막, 티타늄(Ti) 실리사이드막, 하프늄(Hf) 실리사이드막, 니켈탄탈(NiTa) 실리사이드막 및 니켈백금(NiPt) 실리사이드막으로 이루어진 일군 중 선택된 어느 하나의 물질 또는 적어도 두개의 복합막인 것을 특징으로 하는 모스 트랜지스터.
  7. 제 1 항에 있어서,
    상기 게이트 스페이서들은 실리콘산화막, 실리콘질화막(SiN), 및 실리콘산질화막(SiON)으로 이루어진 일군 중 선택된 하나의 물질막 또는 적어도 두개의 적층막인 것을 특징으로 하는 모스 트랜지스터.
  8. 반도체기판을 준비하고,
    상기 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하고,
    상기 반도체기판 상에 상기 활성영역을 가로지르는 사다리꼴 형태의 단면을 갖는 예비 게이트 전극을 형성하고,
    상기 예비 게이트 전극의 측벽들을 덮는 게이트 스페이서들을 형성하고,
    상기 게이트 스페이서들을 갖는 기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 건식식각하여 적어도 상기 예비 게이트 전극의 상부면을 노출시키고,
    상기 층간절연막을 갖는 반도체기판에 실리사이드화 공정을 적용하여 상기 예비 게이트 전극의 적어도 일부가 금속 실리사이드화된 게이트 전극을 형성하는 것을 포함하는 모스 트랜지스터의 제조방법.
  9. 제 8 항에 있어서,
    상기 예비 게이트 전극은 하부에서 상부로 갈수록 폭이 점점 감소하는 구조로 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  10. 제 8 항에 있어서,
    상기 예비 게이트 전극의 측벽들은 경사지도록 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  11. 제 8 항에 있어서,
    상기 예비 게이트 전극을 형성하는 것은
    상기 반도체기판 상에 게이트 전극막을 형성하고,
    상기 게이트 전극막 상에 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각마스크로 이용하여 상기 게이트 전극막을 건식 식각하되, 상기 게이트 전극막의 식각면이 경사지도록 식각하고,
    상기 마스크 패턴을 제거하는 것을 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  12. 제 8 항에 있어서,
    상기 게이트 전극은 차례로 적층된 폴리실리콘막 및 금속 실리사이드막으로 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  13. 제 8 항에 있어서,
    상기 게이트 전극은 상기 예비 게이트 전극의 전체가 실리사이드화 되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  14. 제 8 항에 있어서,
    상기 실리사이드화 공정은 니켈(Ni), 코발트(Co), 텅스텐(W), 탄탈(Ta), 티타늄(Ti), 하프늄(Hf), 니켈탄탈(NiTa) 및 니켈백금(NiPt)으로 이루어진 일군 중 선택된 적어도 하나의 물질 또는 적어도 두개의 복합막을 이용하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  15. 제 8 항에 있어서,
    상기 게이트 스페이서들을 갖는 기판 상에 층간절연막을 형성한 후,
    상기 층간절연막의 상부면을 평탄화하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  16. 제 8 항에 있어서,
    상기 층간절연막을 건식식각하여 적어도 상기 예비 게이트 전극의 상부면을 노출시키는 것은 상기 식각된 층간절연막의 상부면이 상기 예비 게이트 전극의 상부면과 동일레벨이거나 더 낮은 레벨에 위치하도록 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  17. 제 8 항에 있어서,
    상기 게이트 스페이서들을 형성하는 것은
    상기 예비 게이트 전극을 갖는 기판 상에 게이트 스페이서막을 형성하고,
    상기 게이트 스페이서막을 에치백하는 것을 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  18. 제 8 항에 있어서,
    상기 게이트 스페이서들은 실리콘산화막, 실리콘질화막(SiN), 및 실리콘산질 화막(SiON)으로 이루어진 일군 중 선택된 하나의 물질막 또는 적어도 두개의 적층막으로 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  19. 제 8 항에 있어서,
    상기 층간절연막은 상기 게이트 스페이서들 물질 및 상기 예비 게이트 전극 물질에 대해 식각선택비가 있는 물질막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  20. 제 8 항에 있어서,
    상기 층간절연막은 HDP(high density plasma) 산화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
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