CN103426821A - 半导体集成电路制造的方法 - Google Patents

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Abstract

本发明公开了一种半导体集成电路(IC)的制造方法。所述方法包括接收半导体器件，图案化第一硬掩模以在高电阻器(Hi-R)堆叠件中形成第一凹槽，去除所述第一硬掩模，在所述Hi-R堆叠件中形成第二凹槽，在所述Hi-R堆叠件中的第二凹槽中形成第二硬掩模。然后，可通过第二硬掩模和栅极沟槽蚀刻在半导体衬底中形成Hi-R。

Description

半导体集成电路制造的方法
技术领域
本发明涉及半导体技术领域，更具体地，涉及半导体集成电路制造的方法。
背景技术
半导体集成电路(IC)产业已经历了指数式增长。IC设计和材料方面的技术进步使得已推出了数代IC，其中每代具有比前代更小并且更复杂的电路。在IC演进的历程中，几何尺寸(即，使用制造工艺可生成的最小部件(或者线路))降低的同时，功能密度(即，单位芯片面积上互连器件的数目)普遍增加。
尺寸缩减工艺一般通过提高生产效率和降低相关成本来提供优势。这种尺寸缩减也增加了IC加工和制造的复杂性。对于意识到的这些进步，IC加工和制造方面也需要类似的发展。当半导体器件(例如，金属氧化物半导体场效应晶体管(MOSFET))通过各种技术节点缩减尺寸时，高-k(HK)介电材料和金属栅极(MG)通常被认为是形成场效应晶体管(FET)的栅极堆叠件。集成问题出现在各种金属栅FET形成到单个IC电路上时，尤其是当电阻器被集成在电路中时。例如，用于HKMG的栅极置换工艺通常包括蚀刻工艺以去除多晶硅栅极。然而，蚀刻工艺可能损坏任何多晶硅电阻器以及使其变凹，从而造成多晶硅电阻器的电阻与设计目标偏离。人们期望该方面的改进。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种用于制造半导体集成电路(IC)的方法，所述方法包括：
接收半导体器件，所述半导体器件包括：
具有场效应晶体管(FET)区域和高电阻器(Hi-R)区域的半导体衬底；
在所述FET区域中的具有第一硬掩模的伪栅极堆叠件，以及
在所述Hi-R区域中的具有所述第一硬掩模的Hi-R堆叠件；
图案化所述第一硬掩模以形成第一凹槽；
去除所述第一硬掩模；
在所述Hi-R堆叠件中形成第二凹槽；
在所述Hi-R堆叠件中的所述第二凹槽中形成第二硬掩模；以及
在所述第二硬掩模的任一侧实施栅极沟槽蚀刻，从而形成Hi-R。
在可选实施例中，所述第一凹槽形成在所述Hi-R堆叠件中的所述第一硬掩模中。
在可选实施例中，所述Hi-R堆叠件包括位于所述第一硬掩模下方的伪多晶硅层。
在可选实施例中，所述第二凹槽形成在所述Hi-R堆叠件中的所述伪多晶硅层中。
在可选实施例中，所述第二凹槽的宽度(w)限定所述Hi-R堆叠件的临界尺寸(CD)。
在可选实施例中，所述第二硬掩模通过用层间介电(ILD)层填充所述第二凹槽来形成。
在可选实施例中，所述ILD层包括多层。
在可选实施例中，所述Hi-R通过将所述第二硬掩模用作蚀刻掩模进行栅极沟槽蚀刻来形成。
在可选实施例中，所述Hi-R通过具有自对准蚀刻特性的栅极沟槽蚀刻形成。
在可选实施例中，所述Hi-R的临界尺寸等于所述第二硬掩模的宽度。
在可选实施例中，所述方法进一步包括：用金属栅极材料填充所述栅极沟槽；以及实施化学金属抛光(CMP)以去除多余的金属栅材料。
根据本发明的另一方面，还提供了一种用于制造半导体集成电路(IC)的方法，所述方法包括：
接收半导体器件，所述半导体器件包括半导体衬底以及具有第一硬掩模的伪栅极堆叠件和具有所述第一硬掩模的Hi-R堆叠件；
蚀刻所述第一硬掩模以在所述Hi-R堆叠件中形成第一凹槽；
去除所述第一硬掩模；
在所述Hi-R堆叠件中形成第二凹槽；
用ILD层填充所述第二凹槽；
实施化学机械抛光(CMP)以暴露出伪多晶硅层；
在所述Hi-R堆叠件中形成第二硬掩模；以及
在所述半导体衬底中形成栅极沟槽，其中所述第二硬掩模和所述栅极沟槽被用于在所述半导体衬底中形成Hi-R。
在可选实施例中，所述Hi-R堆叠件包括位于所述第一硬掩模下方的伪多晶硅层。
在可选实施例中，所述第二凹槽形成在所述Hi-R堆叠件中的所述伪多晶硅层中。
在可选实施例中，所述第一硬掩模通过等离子体干蚀刻去除。
在可选实施例中，所述Hi-R的临界尺寸由所述第二凹槽的宽度(w)限定。
在可选实施例中，所述ILD层包括ILD堆叠件。
在可选实施例中，所述第二硬掩模包括所述ILD堆叠件的一部分。
在可选实施例中，所述Hi-R通过具有自对准特性的栅极沟槽蚀刻形成。
根据本发明的又一个方面，还提供了一种用于制造半导体集成电路(IC)的方法，所述方法包括：
接收半导体器件，所述半导体器件包括：
半导体衬底，
位于所述半导体衬底上方的具有第一硬掩模的伪多晶硅栅极堆叠件，
位于所述半导体衬底上方的具有第一硬掩模的伪多晶硅Hi-R堆叠件，
位于所述伪多晶硅栅极堆叠件和所述伪多晶硅Hi-R堆叠件的侧壁上的侧壁间隔件；
在所述伪多晶硅Hi-R栅极堆叠件中的所述第一硬掩模中形成第一凹槽；
去除所述第一硬掩模；
在所述伪多晶硅Hi-R栅极堆叠件中形成第二凹槽；
用ILD层填充所述第二凹槽；
实施CMP来暴露出所述伪多晶硅层并且在所述伪多晶硅Hi-R栅极堆叠件中形成第二凹槽；
形成伪多晶硅Hi-R；
在所述半导体衬底中形成栅极沟槽；以及
用金属栅材料填充所述栅极沟槽。
附图说明
当结合附图进行阅读时，根据下面详细的描述更好地理解本发明。应当强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本发明各方面构造的用于制造半导体集成电路(IC)的方法实例的流程图。
图2至图7是根据图1的方法构造的在各制造阶段的半导体集成电路(IC)实例的剖面图。
具体实施方式
为了实现发明的不同部件，可以理解下面的公开文本提供了许多不同的实施方式，或者实例。下面描述了元件和布置的具体实例来简化本发明。当然，这些仅是实例并不旨在限制本发明。而且，下面描述中的第二工艺之前实施第一工艺的可包括在第一工艺之后立即实施第二工艺的实施方式，并且也可包括可以在第一和第二工艺之间实施附加工艺的实施方式。为了简便和清楚起见，各种部件可以以不同尺寸任意绘制。此外，说明书中的第一部件形成在第二部件上方或者在第二部件上面可包括第一和第二部件以直接接触形成的实施方式，并且还可包括附加部件可在形成第一和第二部件之间，使得第一和第二部件不直接接触的实施方式。
图1是根据本发明各方面的制造一种或者多种半导体器件的方法100的一种实施方式的流程图。下面参考用作举例的图2和图7中示出的半导体器件200详细讨论方法100。
方法100开始于步骤102，接收半导体器件200。在图2示出的实施方式中，半导体器件200是场效应晶体管(FET)器件。半导体器件200包括半导体衬底210。半导体衬底210可包括硅、锗、硅锗、砷化镓或者其他合适的半导体材料。可选地，半导体衬底210可包括外延层。例如，半导体衬底210可具有覆盖块状半导体的外延层。进一步地，为了性能提高半导体衬底210可以是应变的。例如，外延层可包括与那些块状半导体不同的半导体材料，例如，通过包括选择性外延生长(SEG)工艺形成的覆盖块状硅的硅锗层或者覆盖块状硅锗的硅层。此外，半导体衬底210可包括诸如隐埋介电层的绝缘体上半导体(SOI)结构。此外可选地，半导体衬底210可包括诸如埋氧(BOX)层的隐埋介电层，例如，通过被称为注氧隔离(SIMOX)技术的方法、晶圆结合、SEG或者其他合适的方法形成的那些层。实际上，各种实施方式可包括任意种类的衬底结构和材料。
半导体器件200还包括各种隔离部件215。隔离部件215将半导体衬底210中的各种器件区域隔开。各种器件区域包括FET区域220和输入/输出高电阻器(I/O Hi-R)区域225。隔离部件215包括通过使用不同的加工技术形成的不同结构。例如，隔离部件215可包括浅沟槽隔离(STI)部件。STI的形成可包括在半导体衬底210中蚀刻沟槽以及用绝缘材料(氧化硅、氮化硅或者氧氮化硅)填充沟槽。填充的沟槽可具有多层结构，例如，用氮化硅填充沟槽的热氧化内衬层。可实施化学机械抛光(CMP)以抛去多余的绝缘材料并且平坦化隔离部件215的顶面。
半导体器件200还可包括通过注入技术形成的各种掺杂区域(未示出)。例如，半导体衬底210的一部分被掺杂从而形成P-型区域并且形成n沟道器件将制造于此的P阱。类似地，半导体衬底210的另一部分被掺杂从而形成N-型区域并且形成p沟道器件将制造于此的N-阱。掺杂区域被用P型掺杂剂(例如，硼或者BF2)和/或N型掺杂剂(例如，磷或者砷)掺杂。掺杂区域可以以P阱结构、N阱结构、双阱结构或者使用凸起结构直接形成在半导体衬底210上。
在本发明中，采用置换栅极(RPG)工艺方案。通常，在RPG工艺方案中，首先形成伪多晶硅栅极，然后在实施高热预算工艺之后用MG置换伪多晶硅栅极。在本发明中，半导体器件200还包括FET区域220中的伪栅极堆叠件230以及I/O Hi-R区域225中的I/O Hi-R堆叠件235。伪栅极堆叠件230和Hi-R堆叠件235可同时形成。在一种实施方式中，伪栅极堆叠件230以及Hi-R堆叠件235包括沉积在半导体衬底210上的介电层240。介电层240可包括通过任何合适的方法(例如，原子层沉积(ALD)、化学气相沉积(CVD)、以及臭氧氧化)沉积的界面层。IL包括氧化物、HfSiO以及氮氧化物。据观察，IL可为一些HK介电栅极堆叠件集成问题提供补救，例如，阀值电压固定并且降低载流子迁移率。IL作为扩散势垒层也是重要的以防止HK介电材料和衬底之间的不期望的界面反应。
介电层240还可包括通过合适的技术(例如，ALD、CVD、金属有机CVD(MOCVD)、物理气相沉积(PVD)、热氧化，它们的组合，或者其他合适的技术)沉积在IL上的HK介电层。HK介电层可包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氧氮化物(SiON)，或者其他合适的材料。可以实施后HK层沉积退火以增强栅极电介质中的湿度控制。
伪栅极堆叠件230以及Hi-R堆叠件235还包括通过本领域已知的沉积技术设置在介电层240上方的栅极材料250(例如，多晶硅)。可选地，可以形成非晶硅层来代替多晶硅层。由于将在下游工艺中用金属栅电极置换栅极材料250，因此栅极材料250可称为伪多晶硅250。
伪栅极堆叠件230以及Hi-R堆叠件235还包括形成在伪多晶硅250上的图案化的第一硬掩模260以限定伪栅极堆叠件230和Hi-R堆叠件235。图案化的第一硬掩模260包括氮化硅和/或氧化硅，或者可选地为光刻胶。图案化的第一硬掩模260可包括多层。采用光刻工艺和蚀刻工艺图案化第一硬掩模260。
接着，通过将图案化的第一硬掩模260用作蚀刻掩模来蚀刻伪多晶硅250以形成伪栅极堆叠件230以及Hi-R堆叠件235。蚀刻工艺包括干蚀刻湿蚀刻或者干蚀刻和湿蚀刻的组合。干蚀刻工艺可实施含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4、和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体和/或等离子体和/或它们的组合。蚀刻工艺可包括多步蚀刻以获得蚀刻选择性、灵活性以及期望的蚀刻轮廓。在蚀刻以后，在伪栅极堆叠件230上的第一硬掩模260的剩余厚度与Hi-R堆叠件235上的那些相比可以不同。例如，Hi-R中的第一硬掩模260的剩余厚度比伪栅极堆叠件230中的剩余厚度厚。
半导体器件200还包括形成在伪栅极堆叠件230和Hi-R堆叠件235的侧壁上的侧壁间隔件270。侧壁间隔件270可包括诸如氧化硅的介电材料。可选地，侧壁间隔件270可包括氮化硅、碳化硅、氧氮化硅或者它们的组合。侧壁间隔件270可通过本领域已知的沉积和干蚀刻工艺形成。
半导体器件200还包括FET区域220中的源极和漏极(S/D)区域280。S/D区域280通过合适的技术形成，例如，一种或者多种离子注入。S/D区域280可进一步包括轻掺杂(LDD)和重掺杂区域。在源极和漏极(S/D)区域280形成之后，可实施一种或者多种退火工艺。退火工艺可包括快速退火工艺(RTA)、激光退火或者其他合适的退火工艺。作为一个实例，高温热退火步骤可施加在900C-1100C范围内的任何温度，然而其他实施方式可使用不同范围内的温度。作为另一种实例，高温退火包括持续时间很短的“尖峰”退火工艺。
在一种实施方式中，S/D区域280包括外延生长半导体材料以形成合适的应变效应的应变结构290，从而导致载流子迁移率增强。例如，硅锗外延生长在p型FET(PFET)的S/D区域280中。对于另一种实例，碳化硅外延生长在n型FET(NFET)的S/D区域280中。形成应变结构290的方法包括在半导体衬底210中形成凹槽的蚀刻以及在凹槽中形成晶体半导体材料的外延生长。
参照图1和图3，方法100继续进行步骤104，图案化第一硬掩模260以及在Hi-R堆叠件235中形成第一凹槽335。通过光刻和蚀刻工艺图案化第一硬掩模260。在第一硬掩模260上涂布光刻胶层320，然后采用曝光和显影工艺图案化光刻胶层320。图案化的光刻胶320限定Hi-R堆叠件235中的开口。通过光刻胶320的开口去除第一硬掩模260的一部分以在Hi-R堆叠件235中形成第一凹槽335。通过合适的蚀刻工艺(例如，等离子体干蚀刻)蚀刻第一硬掩模260。控制第一凹槽335的深度以满足稍后详述的下游工序。
参照图1和图4，方法100继续进行步骤106，去除Hi-R堆叠件235中的第一硬掩模260以及第二凹槽345的材料。通过蚀刻工艺(例如湿蚀刻、干蚀刻或者干和湿蚀刻的组合)去除第一硬掩模260。在本实施方式中，通过等离子体干蚀刻去除第一硬掩模260。在蚀刻期间，第一硬掩模260的第一凹槽区域中的部分在第一硬掩模260的其他部分蚀刻掉之前被完全蚀刻掉。随着蚀刻工艺继续蚀刻第一硬掩模260的剩余部分，在第一凹槽区域335中蚀刻部分伪多晶硅250以在Hi-R区域的伪多晶硅250中形成第二凹槽345。第二凹槽345的宽度(w)和深度(d)不仅受继续蚀刻影响而且受先前步骤中的第一凹槽335的深度影响。如先前提到的，确定第一凹槽335的深度以实现第二凹槽345的目标宽度(w)和深度(d)。在下游工艺中，第二凹槽345的宽度w将被用于限定Hi-R的临界尺寸(critical dimension，CD)并且第二凹槽345的d将被用于限定下面将要详述的第二硬掩模的适当厚度尺寸。
参照图1和图5，方法继续进行步骤108，在半导体衬底210上沉积层间介电层(ILD)350并且在Hi-R堆叠件235中形成第二硬掩模355。ILD层350包括氧化硅，氮氧化物或者其他合适的材料。ILD层350包括单层或者多层。ILD层350通过合适的技术(例如，CVD、ALD和旋涂(SOG))形成。ILD层350填充伪栅极堆叠件230和Hi-R堆叠件235之间的空隙。ILD层350还填充第二凹槽345。实施化学机械抛光(CMP)工艺以去除ILD层350中的多余材料。控制CMP的深度使得暴露出伪多晶硅250而ILD层350的适当部分保留在第二凹槽345中。第二凹槽345中留下的ILD层350将在下游蚀刻工艺中被用作第二硬掩模355。不仅通过CMP工艺控制而且通过第二凹槽345的d控制第二硬掩模355的厚度。
为了增强CMP工艺控制(例如，抛光均匀性控制)，介电堆叠件可设置在ILD层350下面。实施CMP以去除ILD层350和介电堆叠件中的多余材料。控制CMP的深度使得伪多晶硅250暴露出而介电堆叠件(和/或ILD层350)的适当部分保留在第二凹槽345中。介电堆叠件可包括单层(例如，氮化硅层)或者多层。介电堆叠件(和/或ILD层350)保留在第二凹槽345中的部分将在下游蚀刻工艺中被用作第二硬掩模355。
参照图1和图6，方法100继续进行步骤110，去除伪多晶硅250以在半导体衬底210中形成栅极沟槽360和Hi-R370。可通过干蚀刻，湿蚀刻或者干蚀刻和湿蚀刻的组合去除伪多晶硅250。例如，湿蚀刻工艺可包括暴露在含氢氧化物溶液(例如，氢氧化铵)、去离子水和/或其他合适的蚀刻溶液下。伪多晶层250的去除期间，相对于第二硬掩模355的适当蚀刻选择性在形成Hi-R 370中提供了自对准特性使得Hi-R 370的边缘375基本上与第二硬掩模355的边缘365对准。Hi-R 370的这种自对准形成提供了较好的CD和轮廓控制。由于具有第二硬掩模355，对于后续的任何伪多晶硅蚀刻，Hi-R 370也获得自保护，否则可能需要额外的图案化光掩模来保护Hi-R 370。
参照图1和图7，方法继续进行步骤112，在栅极沟槽360中形成金属栅极(MG)堆叠件380。通过用MG材料填充栅极沟槽360形成MG堆叠件380。MG堆叠件380可包括单层和多层，例如，金属层、内衬层、润湿层以及粘附层。MG堆叠件380可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W或者任何合适的材料。MG堆叠件380可通过ALD、PVD、CVD或者其他合适的工艺形成。可实施CMP以去除多余的MG堆叠件380材料。对于金属层相对于ILD层350的选择性，CMP工艺可具有高选择性。CMP为金属栅极堆叠件380和ILD层350提供了基本平坦的顶面。
方法100可进一步包括形成多层互连件。多层互连件(未示出)可包括垂直互连件(例如，常规的通孔和接触件)和水平互连件(例如，金属线)。各种互连部件可由各种导电材料(包括铜、钨和硅化物)来实现。在一种实例中，双镶嵌工艺被用于形成铜相关的多层互连结构。在另一种实施方式中，钨被用于形成接触孔中的钨插塞。
基于以上，可以看出本发明提供了在置换栅极(RPG)工艺流程中形成混合电阻器的方法。所述方法提供了具有自对准特性的混合电阻器形成以改善Hi-R CD控制并且减少Hi-R电阻变化。所述方法还提供了具有自保护硬掩模结构的混合电阻器以简化RPG工艺。
本发明提供了制造半导体IC的许多不同实施方式，所述半导体IC相比于先前技术提供了一种或者多种改进。在一实施方式中，一种用于制造半导体集成电路(IC)的方法包括接收半导体器件。所述半导体器件包括具有场效应晶体管(FET)区域和高电阻器(Hi-R)区域的半导体衬底，在FET区域中的具有第一硬掩模作为最上层的伪栅极堆叠件以及在Hi-R区域中的具有第一硬掩模作为最上层的Hi-R堆叠件。所述方法还包括图案化第一硬掩模以在Hi-R堆叠件中形成第一凹槽，去除第一硬掩模，在Hi-R堆叠件中形成第二凹槽，在Hi-R堆叠件的第二凹槽中形成第二硬掩模，以及在半导体衬底中形成栅极沟槽蚀刻和Hi-R。
在另一种实施方式中，一种用于制造半导体IC的方法包括接收半导体器件。所述半导体器件包括半导体衬底，位于半导体衬底中的具有第一硬掩模的伪栅极堆叠件以及具有第一硬掩模的Hi-R堆叠件。所述方法还包括蚀刻第一硬掩模以在Hi-R堆叠件中形成第一凹槽，去除第一硬掩模以及在Hi-R堆叠件中形成第二凹槽，用ILD层填充第二凹槽，实施化学机械抛光(CMP)以暴露出伪多晶硅层并且在Hi-R堆叠件中形成第二硬掩模，以及在半导体衬底中形成Hi-R以及形成栅极沟槽。
在又一种实施方式中，一种用于制造半导体IC的方法包括接收半导体器件。所述半导体器件包括半导体衬底，位于半导体衬底中的具有第一硬掩模的伪多晶硅栅极堆叠件以及具有第一硬掩模的伪多晶硅Hi-R堆叠件，形成在伪多晶硅栅极堆叠件的侧壁和伪多晶硅Hi-R堆叠件的侧壁上的侧壁间隔件。所述方法还包括在伪多晶硅Hi-R堆叠件中第一硬掩模中形成第一凹槽，然后去除第一硬掩模，进而在伪多晶硅Hi-R堆叠件中形成第二凹槽，用ILD层填充第二凹槽，实施化学机械抛光(CMP)以暴露伪多晶硅层以及在伪多晶硅Hi-R堆叠件中形成第二硬掩模，形成伪多晶硅Hi-R，在半导体衬底中形成栅极沟槽并且用金属栅材料填充栅极沟槽。
以上概述了若个实施例的特征以便本领域技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种用于制造半导体集成电路(IC)的方法，所述方法包括：
接收半导体器件，所述半导体器件包括：
具有场效应晶体管(FET)区域和高电阻器(Hi-R)区域的半导体衬底；
在所述FET区域中的具有第一硬掩模的伪栅极堆叠件，以及
在所述Hi-R区域中的具有所述第一硬掩模的Hi-R堆叠件；
图案化所述第一硬掩模以形成第一凹槽；
去除所述第一硬掩模；
在所述Hi-R堆叠件中形成第二凹槽；
在所述Hi-R堆叠件中的所述第二凹槽中形成第二硬掩模；以及
在所述第二硬掩模的任一侧实施栅极沟槽蚀刻，从而形成Hi-R。
2.如权利要求1所述的方法，其中，所述第一凹槽形成在所述Hi-R堆叠件中的所述第一硬掩模中。
3.如权利要求1所述的方法，其中，所述Hi-R堆叠件包括位于所述第一硬掩模下方的伪多晶硅层。
4.如权利要求3所述的方法，其中，所述第二凹槽形成在所述Hi-R堆叠件中的所述伪多晶硅层中。
5.如权利要求4所述的方法，其中，所述第二凹槽的宽度(w)限定所述Hi-R堆叠件的临界尺寸(CD)。
6.一种用于制造半导体集成电路(IC)的方法，所述方法包括：
接收半导体器件，所述半导体器件包括半导体衬底以及具有第一硬掩模的伪栅极堆叠件和具有所述第一硬掩模的Hi-R堆叠件；
蚀刻所述第一硬掩模以在所述Hi-R堆叠件中形成第一凹槽；
去除所述第一硬掩模；
在所述Hi-R堆叠件中形成第二凹槽；
用ILD层填充所述第二凹槽；
实施化学机械抛光(CMP)以暴露出伪多晶硅层；
在所述Hi-R堆叠件中形成第二硬掩模；以及
在所述半导体衬底中形成栅极沟槽，其中所述第二硬掩模和所述栅极沟槽被用于在所述半导体衬底中形成Hi-R。
7.如权利要求6所述的方法，其中，所述Hi-R堆叠件包括位于所述第一硬掩模下方的伪多晶硅层。
8.如权利要求7所述的方法，其中，所述第二凹槽形成在所述Hi-R堆叠件中的所述伪多晶硅层中。
9.如权利要求6所述的方法，其中，所述第一硬掩模通过等离子体干蚀刻去除。
10.一种用于制造半导体集成电路(IC)的方法，所述方法包括：
接收半导体器件，所述半导体器件包括：
半导体衬底，
位于所述半导体衬底上方的具有第一硬掩模的伪多晶硅栅极堆叠件，
位于所述半导体衬底上方的具有第一硬掩模的伪多晶硅Hi-R堆叠件，
位于所述伪多晶硅栅极堆叠件和所述伪多晶硅Hi-R堆叠件的侧壁上的侧壁间隔件；
在所述伪多晶硅Hi-R栅极堆叠件中的所述第一硬掩模中形成第一凹槽；
去除所述第一硬掩模；
在所述伪多晶硅Hi-R栅极堆叠件中形成第二凹槽；
用ILD层填充所述第二凹槽；
实施CMP来暴露出所述伪多晶硅层并且在所述伪多晶硅Hi-R栅极堆叠件中形成第二凹槽；
形成伪多晶硅Hi-R；
在所述半导体衬底中形成栅极沟槽；以及
用金属栅材料填充所述栅极沟槽。
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