CN107293640A - 半导体器件及其形成方法 - Google Patents
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Abstract
本发明的实施例公开了一种制造半导体器件的方法。该方法包括在第一材料层中形成具有锥形轮廓的开口。开口的上部宽度大于开口的底部宽度。该方法还包括在开口中形成第二材料层并且形成硬掩模以覆盖部分第二材料层。硬掩模与开口对准并且具有小于开口的上部宽度的宽度。该方法还包括通过使用硬掩模作为蚀刻掩模来蚀刻第二材料层以形成具有锥形轮廓的部件的上部。本发明的实施例还涉及半导体器件。
Description
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)产业已经经历了快速增长。IC设计和材料上的技术进步已产生了一代又一代IC，其中每一代都具有比前一代更小和更复杂的电路。在IC器件中，磁阻式随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)、导电桥接式RAM(CBRAM)是用于下一代嵌入式存储器件的下一个新兴技术。作为实例，MRAM是包括MRAM单元的阵列的存储器件，每个MRAM单元均使用电阻值而不是电子电荷存储数据位。每个MRAM单元均包括磁性隧道结(“MTJ”)单元，可以调节磁性隧道结单元的电阻以表示逻辑“0”或逻辑“1”。MTJ包括膜堆叠件。MTJ单元连接在顶电极和底电极之间，并且可以检测从一个电极流过MTJ单元至另一电极的电流以确定电阻，并且因此确定逻辑状态。尽管制造下一代嵌入式存储器件的现有方法通常能满足它们的预期目的，但是这些方法并不是在所有的方面都已完全令人满意。例如，期望在形成底电极上的改进。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：在第一材料层中形成具有锥形轮廓的开口，其中，所述开口的上部宽度大于所述开口的底部宽度；在所述开口中形成第二材料层；形成硬掩模以覆盖部分所述第二材料层，其中，所述硬掩模与所述开口对准，其中，所述硬掩模的宽度小于所述开口的上部宽度；以及通过使用所述硬掩模作为蚀刻掩模来蚀刻所述第二材料层以形成具有锥形轮廓的部件的上部。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：提供具有第一导电部件的衬底；形成具有锥形开口的第一蚀刻停止层(ESL)，其中，所述锥形开口与所述第一导电部件对准，其中，在所述锥形开口内暴露部分所述第一导电部件；在所述锥形开口中形成第一导电层并且所述第一导电层延伸至所述第一蚀刻停止层之上；在所述第一导电层上方形成硬掩模芯轴，其中，所述硬掩模芯轴与所述锥形开口对准，其中，所述硬掩模芯轴的宽度小于所述锥形开口的顶部处的宽度；通过使用所述硬掩模芯轴作为蚀刻掩模来蚀刻所述第一导电层以形成具有锥形轮廓的底电极；在所述第一蚀刻停止层上方形成第二蚀刻停止层；在所述底电极和所述第二蚀刻停止层上方形成新兴存储堆叠件；以及在所述新兴存储堆叠件上方形成顶电极。
本发明的又一实施例提供了一种半导体器件，包括：底电极，具有锥形轮廓，从而使得所述底电极的顶部处的宽度小于所述底电极的底部处的宽度；新兴存储堆叠件，设置在所述底电极上方，其中，所述新兴存储堆叠件的宽度比所述底电极的顶部处的宽度更宽；顶电极，设置在所述新兴存储堆叠件上方；以及间隔件，沿着所述新兴存储堆叠件和所述顶电极的侧壁设置。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例构造的用于制造半导体器件的示例性方法的流程图。
图2、图3、图4、图5、图6、图7、图8A、图8B、图9、图10A、图10B、图11、图12和图13是根据一些实施例的示例性半导体器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
图1是根据一些实施例的制造一个或多个半导体器件的方法100的流程图。下面参照图2、图3、图4、图5、图6、图7、图8A、图8B、图9、图10A、图10B、图11、图12和图13所示的半导体器件200详细地讨论方法100。
参照图1和图2，方法100开始于步骤102，提供衬底210。衬底210包括硅。可选地或附加地，衬底210可包括诸如锗的其他元素半导体。衬底210还可以包括诸如碳化硅、砷化镓、砷化铟和磷化铟的化合物半导体。衬底210可以包括诸如硅锗、碳化硅锗、磷砷化镓和磷化铟镓的合金半导体。在一个实施例中，衬底210包括外延层。例如，衬底210可以具有位于块状半导体上面的外延层。此外，衬底210可以包括绝缘体上半导体(SOI)结构。例如，衬底210可包括掩埋氧化物(BOX)层，其中，通过诸如注氧隔离(SIMOX)的工艺或诸如晶圆接合与研磨的其他适合的技术形成该掩埋氧化物层。
衬底210还可包括通过诸如离子注入和/或扩散的工艺实施的多种p型掺杂区和/或n型掺杂区。这些掺杂区包括n阱、p阱、轻掺杂区域(LDD)和配置为形成多种集成电路(IC)器件(诸如互补金属氧化物半导体场效应晶体管(CMOSFET)、图像传感器和/或发光二极管(LED))的多种沟道掺杂轮廓。衬底210还可包括形成在衬底中或衬底上的诸如电阻器或电容器的其他功能部件。
衬底210还可包括各种隔离区。隔离区分离衬底210中的各个器件区。隔离区包括通过使用不同处理技术所形成的不同结构。例如，隔离区可包括浅沟槽隔离(STI)区。STI的形成可包括：在衬底210中蚀刻沟槽，并且用诸如氧化硅、氮化硅或氮氧化硅的绝缘材料填充沟槽。填充的沟槽可具有诸如填充沟槽的具有氮化硅的热氧化物衬垫层的多层结构。可实施化学机械抛光(CMP)以回抛光多余的绝缘材料并且平坦化隔离部件的顶面。
衬底210还可以包括诸如氧化硅、氮化硅、氮氧化硅、低k电介质、碳化硅和/或其它合适的层的多个层间介电(ILD)层。可以通过热氧化化学汽相沉积(CVD)、原子层沉积(ALD)、物理汽相沉积(PVD)、热氧化、它们的组合或其他合适的技术沉积ILD。
衬底210还包括多个第一导电部件220。第一导电部件220可以包括通过介电层和电极层形成的栅极堆叠件。介电层可包括通过诸如化学汽相沉积(CVD)、原子层沉积(ALD)、物理汽相沉积(PVD)、热氧化、它们的组合和/或其他合适的技术的合适的技术沉积的界面层(IL)和高k(HK)介电层。IL可以包括氧化物、HfSiO和氮氧化物，并且HK介电层可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTi O3(STO)、BaTi O3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)和/或其他合适的材料。电极层可包括单层或可选的多层结构，诸如具有提高器件性能的功函数的金属层(功函数金属层)、衬垫层、润湿层、粘合层和金属、金属合金或金属硅化物的导电层的多种结合。MG电极可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、任何合适的材料和/或它们的组合。
第一导电部件220还可以包括源极/漏极(S/D)部件，其包括锗(Ge)、硅(Si)，砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷砷化镓(GaAsP)、锑化镓(GaSb)、锑化铟(InSb)、砷化铟镓(InGaAs)、砷化铟(InAs)或其他合适的材料。可以通过诸如CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺的外延生长工艺来形成S/D部件220。
第一导电部件220还可包括与衬底210中的ILD层集成的导电部件以形成互连结构，其中，该互连结构配置连接多种p型和n型掺杂区以及其他功能部件(诸如栅电极)，以得到功能集成电路。在一个实例中，部件220可包括部分互连结构，并且该互连结构包括多层互连(MLI)结构和与MLI结构集成的位于衬底210上方的ILD层，从而提供将衬底210中的多种器件连接至输入/输出功率和信号的电路由。互连结构包括多种金属线、接触件和通孔部件(或通孔插塞)。金属线提供了水平电路由。接触件提供了位于硅衬底和金属线之间的垂直连接，而通孔部件提供位于不同金属层中的金属线之间的垂直连接。
在一个实施例中，沿着第一导电部件220的侧壁形成阻挡件225。阻挡件225可以包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)和/或其他合适的材料。可以通过CVD、PVD、ALD和/或其他合适的技术来形成阻挡件225。
衬底210还可以包括介电层230，从而使得其填充在第一导电部件220之间的间隔中。介电层230可以包括介电材料层，诸如氧化硅、氮化硅、具有低于热氧化硅的介电常数的介电常数(k)的介电材料层(因此称为低k介电材料层)和/或其他合适的介电材料层。形成介电层230的工艺可以包括CVD、旋涂和/或其它合适的技术。在本实施例中，实施化学机械抛光(CMP)工艺以去除过量的介电层230，从而使得第一导电部件220的顶面暴露而未由介电层230覆盖。
参照图1和图3，方法100进行至步骤104，在第一导电部件220和介电层230上方形成第一蚀刻停止层ESL 310。第一ESL310可包括氮化硅、氮氧化物、碳化硅、氧化钛、氮化钛、氧化钽、氮化钽和/或任何合适的材料。可通过诸如CVD、PVD、ALD的合适的技术和/或其他合适的技术来沉积第一ESL 310。
参照图1和图4，方法100进行到步骤106，在第一ESL 310中形成多个开口(或互连通孔)315以暴露相应的第一导电部件220的部分顶面。在本实施例中，互连通孔315在其顶部开口处具有较宽开口的锥形(或反向锥形)轮廓。换言之，互连通孔315具有在顶部开口315T处的第一宽度w1和在底部开口315B处的第二宽度w2。第一宽度w1大于第二宽度w2。互连通孔315的锥形轮廓将放宽在后续工艺中间隙填充的工艺限制，这将在后面描述。
在实施例中，通过使用包括光刻胶涂覆、软烘烤、曝光、曝光后烘烤(PEB)、显影和硬烘烤的光刻工艺在第一ESL 310上方形成图案化的光刻胶层来形成互连通孔315。然后，通过图案化的光刻胶层蚀刻第一ESL310以形成多个互连通孔315。然后，使用诸如湿剥离或等离子体灰化的合适的工艺去除图案化的光刻胶层。
在实施例中，实施可调节蚀刻工艺以获得锥形轮廓。例如，可以连续地调节诸如蚀刻剂或对于干蚀刻的电偏压的蚀刻参数，以形成具有锥形轮廓的互连通孔315。在另外的实施例中，可以结合干蚀刻工艺和湿蚀刻工艺以形成互连通孔315。例如，首先应用干蚀刻并且其后应用湿蚀刻工艺，从而使得互连通孔315具有锥形轮廓。在又一实施例中，首先应用干蚀刻并且接着通过氩溅射以使顶部开口315T变宽。
干蚀刻工艺可以采用含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)和/或其他合适的气体和/或等离子体和/或它们的组合。湿蚀刻溶液可以包括HNO3、NH4OH、KOH、HF、HCl、NaOH、H3PO4、TMAH和/或其它合适的湿蚀刻溶液和/或它们的组合。
参照图1和图5，方法100进行到步骤108，在第一ESL 310上方形成第一导电层410。在本实施例中，第一导电层410可以包括MRAM器件的底电极层。底电极层410可以包括钛(Ti)、钽(Ta)、铂(Pt)、钌(Ru)、氮化钛(TiN)、氮化钽(TaN)和/或其它合适的材料。可以通过CVD、PVD、ALD和/或其他合适的技术来形成第一导电层410。
在本实施例中，第一导电层410完全(或完整)填充互连通孔315并且延伸到第一ESL 310之上。如上所述，由于锥形轮廓，第一导电层410共形地填充互连通孔315并且防止诸如空隙形成问题的间隙填充问题。第一导电层410物理地接触互连通孔315内的导电部件220。在一些实施例中，实施CMP工艺以回抛光过量的第一导电层410并且平坦化第一导电层410的顶面。
仍参照图1和图5，方法100进行到步骤110，在第一导电层410上方形成硬掩模(HM)420。HM层420可包括氧化硅、氮化硅、氮氧化物、碳化硅、氧化钛、氮化钛、氧化钽、氮化钽和/或任何合适的材料。在一些实施例中，HM 420不同于第一导电层410以在后续蚀刻中获得蚀刻选择性。可以通过诸如CVD、PVD、ALD、旋涂的合适的技术和/或其它合适的技术沉积HM层420。
参照图1和图6，方法100进行到步骤112，在HM 420上方形成第一图案化光刻胶层510。通过包括光刻胶涂覆、软烘烤、曝光、曝光后烘烤(PEB)、显影、硬烘烤的光刻工艺来形成第一图案化光刻胶层510。第一图案化光刻胶层510限定了被第一图案化光刻胶层510覆盖的HM 420的部分515，而HM 420的剩余部分未被覆盖。在本实施例中，HM 420的每个覆盖的部分515与相应的互连通孔315对准并且具有第三宽度w3，其小于第一宽度w1。在实施例中，第三宽度w3小于第二宽度w2。在另外的实施例中，第三宽度w3大于第二宽度w2。即，在本实施例中，第三宽度w3小于互连通孔315的顶部的宽度(即，第一宽度w1)并且小于互连通孔315的底部的宽度(即，第二宽度w2)。
参照图1和图7，方法100进行到步骤114，通过第一图案化光刻胶层510蚀刻HM420，从而使得部分515形成HM芯轴520。在本实施例中，实施各向异性蚀刻以形成具有垂直轮廓的HM芯轴520。各向异性蚀刻可以包括通过采用含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)和/或其他合适的气体和/或等离子体和/或它们的组合的等离子体蚀刻。结果，每个HM芯轴520承载第三宽度w3。在形成HM芯轴520后，通过湿剥离和/或等离子体灰化去除第一图案化光刻胶层510。
参考图1和图8A，方法100进行至步骤116，使用HM芯轴520作为蚀刻掩模并且第一ESL 310作为蚀刻停止层以蚀刻第一导电层410。通过HM芯轴520保护，相应的HM芯轴520下面的部分第一导电层410形成第二导电部件610。如图8A和8B所示，在本实施例中，每个第二导电部件610形成为使得其具有锥形轮廓的上部610U和具有反向锥形轮廓的下部610L(位于互连通孔315内)。换言之，每个第二导电部件610的形状使得其具有在其顶部610T处的第三宽度w3、在其中间610M处的第四宽度w4和在其底部610B处的第二宽度。在这三个宽度中，第四宽度w4是最大的。在实施例中，第四宽度w4等于第一宽度w1。在另外的实施例中，由于进一步向下蚀刻第一导电层410，因此第四宽度w4小于第一宽度w1。
为了形成示出的锥形轮廓，在一些实施例中，可以连续地调节诸如蚀刻剂或对于干蚀刻的电偏压的蚀刻参数以获得锥形轮廓。干蚀刻工艺可以采用含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)和/或其他合适的气体和/或等离子体和/或它们的组合。在实施例中，通过使用Cl2/CF4/HBr的气体和氩溅射来实施干蚀刻工艺。
在本实施例中，上部610U用作底电极并且下部610L用作互连通孔部件。结果，底电极610U和互连通孔部件610L同时形成并且继承了彼此(一个导电部件)之间良好的物理接触。它们也形成为具有不同的轮廓/形状。
参照图1和图9，方法100进行到步骤118，在第一ESL 310上方形成第二ESL 710，包括在HM芯轴520上方和第二导电部件610的上部610U上方。第二ESL 710形成为在许多方面类似于以上结合图3讨论的第一ESL 310，包括在此讨论的材料。
参照图1、图10A和图10B，方法100进行至步骤120，通过使第二ESL 710凹进并且去除HM芯轴420以平坦化第二导电部件610的上部610U的顶面。在本实施例中，实施CMP以回抛光第二ESL 710，去除HM芯轴420并且获得上部610U的平坦的顶面。在实施例中，也可以稍微地回抛光第二导电部件610的上部610U。因此，在凹进工艺后，保留的上部610U称为610U’。由于其锥形轮廓，当上部610U凹进后，其顶面的宽度(即，第三宽度w3)变得更大，称作第三宽度w3’。在本实施例中，上部610U’用作器件200的底电极，并且第三宽度w3’设计为比第四宽度w4更小。对于底电极，大致平坦的顶面(在大致平坦的顶面上将形成新兴存储膜堆叠件)对于减小新兴存储膜堆叠件的表面粗糙度以及提高器件200的磁特性和电特性是至关重要的。
参照图1和图11，方法100进行到步骤122，在上部610U’上方形成新兴存储膜堆叠件810。新兴存储膜堆叠件810可以包括多层。需要注意，新兴存储膜堆叠件810与底电极610U’物理地接触。
如上所述，在本实施例中，底电极610U’形成为具有较小的顶部宽度，即第三宽度w3’。因此，底电极610U’和新兴存储膜堆叠件810之间的接触区域811是相当小的并且这对于促进所期望的特性和提高器件200的磁特性和电特性以及可靠性是至关重要的。
在一些实施例中，新兴存储膜堆叠件810包括MTJ膜堆叠件，其包括设置在底电极610U’上方的自由层、设置在自由层上方的阻挡层、设置在阻挡层上方的钉轧层和设置在钉轧层上方的反铁磁性层(AFL)。
可以通过包括PVD工艺、CVD工艺、离子束沉积、旋涂、金属有机分解(MOD)、ALD和/或本领域已知的其它方法的多种方法来形成新兴存储膜堆叠件810的一层或多层。
参照图1和图11，方法100进行到步骤124，在新兴存储膜堆叠件810上方形成第二导电层820。在本实施例中，第二导电层820形成为在许多方面类似于以上结合图5讨论的第一导电层410，其包括在此讨论的材料。在一些实施例中，在形成第二导电层820之前，在新兴存储膜堆叠件810上方形成覆盖层(未示出)并且然后在覆盖层上方形成第二导电层820。覆盖层可以包括钛、铪、锆和/或其他合适的材料。可以通过PVD、CVD、ALD和/或其他合适的技术来形成覆盖层。
参照图1和图11，方法100进行到步骤126，在第二导电层820上方形成第二图案化光刻胶层910。第二图案化光刻胶层910限定了覆盖部分第二导电层820的光刻胶层，同时留下其余的导电层820未被覆盖。在本实施例中，第二导电层820的覆盖部分与互连通孔315对准并且具有第五宽度w5，其小于第一宽度w1。在一些实施例中，第五宽度w5限定了顶电极的宽度和将在顶电极下面形成的新兴存储膜堆叠件810的宽度。在一些实施例中，通过包括光刻胶涂覆、软烘烤、曝光、曝光后烘烤(PEB)、显影、硬烘烤的光刻工艺来形成第二图案化光刻胶层910。
参照图1和图12，通过第二图案化光刻胶层910蚀刻第二导电层820和新兴存储膜堆叠件810来分别形成第三导电部件920和新兴存储堆叠件930。在一些实施例中，第三导电部件920包括顶电极，并且新兴存储堆叠件930包括MTJ。
蚀刻工艺可以包括湿蚀刻、干蚀刻和/或它们的组合。干蚀刻工艺可以采用含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体和/或其他合适的气体和/或等离子体和/或它们的组合。蚀刻工艺可以包括多步蚀刻以获得蚀刻选择性、灵活性以及期望的蚀刻轮廓。如上所述，第二ESL 710用作蚀刻停止层以放宽蚀刻工艺限制并且改进蚀刻工艺窗口。形成第三导电部件920和堆叠件930后，通过湿剥离和/或等离子体灰化去除第二图案化光刻胶层910。
参照图1和图13，方法100进行到步骤130，沿着相应的第三导电部件920和新兴存储堆叠件930的侧壁形成间隔件950。在本实施例中，间隔件950为顶电极920和新兴存储堆叠件930提供保护以减小电流泄漏和/或数据保留。可通过在第三导电部件920和第二ESL710上方沉积间隔件材料层以及随后进行间隔件蚀刻以各向异性地蚀刻间隔件材料层来形成间隔件950。间隔件材料层可包括氧化硅、氮化硅、氮氧化物、碳化硅、氧化钛、氮化钛、氧化钽、氮化钽或任何合适的材料。在本实施例中，间隔件材料层包括与第二导电层820和第二ESL 710不同的材料以获得在后续蚀刻中的蚀刻选择性。可通过CVD、ALD、PVD或其他合适的技术沉积间隔件层。在一个实施例中，通过ALD沉积间隔件材料层以实现沿着第三导电部件920和新兴存储堆叠件930的侧壁的共形膜覆盖。
可以在方法100之前、期间和之后提供额外的步骤，并且对于方法的其他实施例可以替代或消除描述的一些步骤。
基于以上讨论，本发明提供了形成具有平坦的顶面和锥形轮廓的底电极以用于新兴存储器件的方法。该方法采用形成用于互连通孔的反向锥形轮廓以放宽间隙填充限制以及用于底电极的锥形轮廓以在底电极和新兴存储堆叠件之间具有小的接触面积以用于器件性能的增强。该方法采用同时形成互连通孔部件和底电极以继承良好的接触连接。该方法展示了对于底电极形成的可行性和良好的接触控制工艺。
本发明提供了制造半导体器件的许多不同的实施例，这些实施例提供了相对于现有方法的一种或多种改进。在一个实施例中，制造半导体器件的方法包括在第一材料层中形成具有锥形轮廓的开口。开口的上部宽度大于开口的底部宽度。该方法还包括在开口中形成第二材料层并且形成硬掩模以覆盖部分第二材料层。硬掩模与开口对准并且具有小于开口的上部宽度的宽度。该方法还包括通过使用硬掩模作为蚀刻掩模来蚀刻第二材料层以形成具有锥形轮廓的部件的上部。
在上述方法中，其中，在所述第一材料层中形成具有锥形轮廓的所述开口包括：在所述第一材料层上方形成图案化的光刻胶层；以及通过所述图案化的光刻胶层蚀刻所述第一材料层。
在上述方法中，其中，在蚀刻所述第二材料层期间，所述第一材料层用作蚀刻停止层。
在上述方法中，其中，通过使用所述硬掩模作为蚀刻掩模在所述第一材料层之上蚀刻所述第二材料层后，所述开口内的保留的第二材料层形成所述部件的下部。
在上述方法中，还包括：在蚀刻所述第二材料层后，在所述部件的上部和所述第一材料层上方形成第三材料层；以及使所述第三材料层和所述硬掩模凹进以提供所述部件的上部的平坦化的顶面。
在上述方法中，其中，所述第二材料层包括导电层。
在上述方法中，其中，所述第二材料层包括导电层，所述部件的上部包括底电极。
在上述方法中，其中，所述第二材料层包括导电层，所述部件的上部包括底电极，还包括：在所述底电极上方形成新兴存储堆叠件；在所述新兴存储堆叠件上方形成顶电极；以及沿着所述新兴存储堆叠件和所述顶电极的侧壁形成间隔件。
在上述方法中，其中，所述第二材料层包括导电层，所述部件的上部包括底电极，还包括：在所述底电极上方形成新兴存储堆叠件；在所述新兴存储堆叠件上方形成顶电极；以及沿着所述新兴存储堆叠件和所述顶电极的侧壁形成间隔件，其中，在所述底电极上方形成所述新兴存储堆叠件包括：在所述底电极上方形成新兴存储膜堆叠件；以及图案化所述新兴存储膜堆叠件。
在上述方法中，其中，所述第二材料层包括导电层，所述部件的上部包括底电极，还包括：在所述底电极上方形成新兴存储堆叠件；在所述新兴存储堆叠件上方形成顶电极；以及沿着所述新兴存储堆叠件和所述顶电极的侧壁形成间隔件，其中，在所述底电极上方形成所述新兴存储堆叠件包括：在所述底电极上方形成新兴存储膜堆叠件；以及图案化所述新兴存储膜堆叠件，在所述新兴存储堆叠件上方形成所述顶电极包括：在所述新兴存储膜堆叠件上方形成第二导电层；在所述第二导电层上方形成图案化的光刻胶层；以及通过所述图案化的光刻胶层蚀刻所述第二导电层和所述新兴存储膜堆叠件。
在另外的实施例中，方法包括提供了具有第一导电部件的衬底并且形成了具有锥形开口的第一蚀刻停止层(ESL)。锥形开口与第一导电部件对准，并且在锥形开口内暴露部分第一导电部件。该方法还包括在锥形开口中形成第一导电层并且延伸到第一ESL之上，以及在第一导电层上方形成硬掩模芯轴。硬掩模芯轴与锥形开口对准，并且硬掩模芯轴的宽度小于锥形开口的顶部处的宽度。该方法还包括通过使用硬掩模芯轴作为蚀刻掩模蚀刻第一导电层以形成具有锥形轮廓的底电极，在包括在硬掩模芯轴上方的底电极上方形成第二ESL，在底电极上方形成新兴存储堆叠件以及在新兴存储堆叠件上方形成顶电极。
在上述方法中，其中，形成具有所述锥形开口的所述第一蚀刻停止层包括：在所述第一蚀刻停止层上方形成图案化的光刻胶层；以及通过所述图案化的光刻胶层蚀刻所述第一蚀刻停止层。
在上述方法中，其中，在所述第一导电层的蚀刻期间，所述第一蚀刻停止层用作蚀刻停止层。
在上述方法中，还包括：在所述第一蚀刻停止层上方形成所述第二蚀刻停止层后，实施化学机械抛光(CMP)以去除部分所述第二蚀刻停止层、所述硬掩模芯轴和部分所述底电极以暴露所述底电极。
在上述方法中，其中，在所述底电极上方形成所述新兴存储堆叠件包括：在所述底电极上方形成膜堆叠件；以及图案化所述膜堆叠件。
在上述方法中，其中，在所述底电极上方形成所述新兴存储堆叠件包括：在所述底电极上方形成膜堆叠件；以及图案化所述膜堆叠件，其中，在所述新兴存储堆叠件上方形成所述顶电极包括：在所述膜堆叠件上方形成第二导电层；在所述第二导电层上方形成图案化的光刻胶层；以及通过所述图案化的光刻胶层蚀刻所述第二导电层和所述膜堆叠件。
在上述方法中，还包括沿着所述新兴存储堆叠件和所述顶电极的侧壁形成侧壁间隔件。
在又一实施例中，器件包括具有锥形轮廓的底电极，从而使得底电极的顶部处的宽度小于底电极的底部处的宽度。器件还包括设置在底电极上方的新兴存储堆叠件。新兴存储堆叠件的宽度比底电极的顶部处的宽度更宽。器件还包括设置在新兴存储堆叠件上方的顶电极和沿着新兴存储堆叠件和顶电极的侧壁设置的间隔件。
在上述器件中，其中，所述顶电极的宽度与所述新型存储堆叠件的宽度相同。
在上述器件中，还包括：蚀刻停止层(ESL)，设置在所述底电极下面，其中，所述蚀刻停止层具有与所述底电极对准的沟槽，其中，所述沟槽具有锥形轮廓；以及导电层，填充在所述沟槽中，其中，所述导电层物理地接触所述底电极。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
Claims (1)
1.一种形成半导体器件的方法，包括：
在第一材料层中形成具有锥形轮廓的开口，其中，所述开口的上部宽度大于所述开口的底部宽度；
在所述开口中形成第二材料层；
形成硬掩模以覆盖部分所述第二材料层，其中，所述硬掩模与所述开口对准，其中，所述硬掩模的宽度小于所述开口的上部宽度；以及
通过使用所述硬掩模作为蚀刻掩模来蚀刻所述第二材料层以形成具有锥形轮廓的部件的上部。
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