CN105097663A - 具有气隙结构的半导体器件及其制造方法 - Google Patents

具有气隙结构的半导体器件及其制造方法 Download PDF

Info

Publication number
CN105097663A
CN105097663A CN201410371298.7A CN201410371298A CN105097663A CN 105097663 A CN105097663 A CN 105097663A CN 201410371298 A CN201410371298 A CN 201410371298A CN 105097663 A CN105097663 A CN 105097663A
Authority
CN
China
Prior art keywords
hard mask
mask layer
conductive component
caping
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410371298.7A
Other languages
English (en)
Other versions
CN105097663B (zh
Inventor
丁致远
谢志宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN105097663A publication Critical patent/CN105097663A/zh
Application granted granted Critical
Publication of CN105097663B publication Critical patent/CN105097663B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

本发明提供了一种方法，包括在衬底上的介电层中形成导电部件。在衬底上形成第一硬掩模层和下面的第二硬掩模层。第二硬掩模层对等离子体蚀刻工艺的蚀刻选择性高于第一硬掩模层对等离子体蚀刻工艺的蚀刻选择性。第二硬掩模层可以在形成掩蔽元件期间保护介电层。该方法还包括：实施等离子体蚀刻工艺，以在介电层中形成沟槽，该蚀刻工艺还可以去除第一硬掩模层。然后，在沟槽的上方形成盖顶，以形成邻近导电部件的气隙结构。本发明还提供了一种形成半导体器件的方法。

Description

具有气隙结构的半导体器件及其制造方法
技术领域
本发明总体涉及半导体领域，更具体地，涉及具有气隙结构的半导体器件。
背景技术
半导体集成电路(IC)行业发展迅速。在IC的发展过程中，通常增大功能密度(即，在每个芯片面积内互连器件的数量)，但缩小了几何尺寸(即，通过制造工艺可以得到的最小部件(或线))。这种按比例缩小工艺的优点在于通常提高了生产效率和降低了相关成本。这种按比例缩小工艺也增强了IC的加工和制造的复杂度，并且为了实现这些进步，需要在IC制造方面也要有相似的发展。
仅作为一个实例，用于承载在构成电路的元件之间的电信号的互连件、导电迹线通常被嵌入在绝缘材料中。传统上，该绝缘材料一直是二氧化硅。然而，二氧化硅的相对电容率(或介电常数)(绝缘特性的测量值)相对较高。已建议使用具有低于氧化硅的介电常数的某些低k材料来代替二氧化硅以及提供可以减少干扰、噪声以及互连件之间的寄生耦合电容的具有较低相对电容率的介电材料。实际上，由于空气具有低介电常数，所以提供具有低相对电容率的绝缘特性的一种方式是形成气隙。然而，虽然在一些实施例中存在的用于产生气隙结构的制造工艺和气隙结构本身通常足够，但是它们不能证明完全满足所有方面的要求。
发明内容
根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上的介电层中形成导电部件；在衬底上形成第一硬掩模层和下面的第二硬掩模层，其中，第二硬掩模层在等离子体蚀刻工艺中的蚀刻速率大大低于第一硬掩模层在实施等离子体蚀刻工艺中的蚀刻速率；实施等离子体蚀刻工艺，以在介电层中形成沟槽，其中，沟槽邻近导电部件；以及在沟槽上方形成盖顶，以形成邻近导电部件的气隙结构。
优选地，形成导电部件包括：形成具有多层互连结构的部件。
优选地，形成导电部件包括：形成向半导体器件提供导电布线的导线。
优选地，实施等离子体蚀刻工艺包括：形成沟槽的同时去除第一硬掩模层。
优选地，形成盖顶包括：在第二硬掩模层和盖顶之间形成界面。
优选地，形成第二硬掩模层包括：沉积MxOyNz的组合物，其中，M是金属，O是氧，而N是氮，并且x>0，同时y和z≥0。
优选地，形成第一硬掩模层包括：沉积SiCN、SiN、SiO2以及SiON中的至少一个。
优选地，M选自由Al、Mn、Co、Ti、Ta、W、Ni、Sn和Mg组成的组中。
优选地，该方法还包括：在实施等离子体蚀刻工艺之前，在第一硬掩模层上形成图案化的光刻胶部件，其中，图案化的光刻胶部件限定衬底的开口区域；蚀刻设置在开口区域上的第一硬掩模层；剥离图案化的光刻胶部件；以及在剥离图案化的光刻胶部件之后，去除开口区域上的第二硬掩模层。
优选地，去除开口区域上的第二硬掩模层包括：实施湿蚀刻工艺。
根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上形成导电部件；在衬底上形成覆盖半导体部件的第一硬掩模层和下面的第二硬掩模层；对第一硬掩模层实施第一蚀刻工艺，以在第一硬掩模层中形成开口，其中，开口覆盖导电部件；在第一蚀刻工艺之后实施第二蚀刻工艺，以去除在第一硬掩模层的开口下面的第二硬掩模层，其中，第二蚀刻工艺是湿蚀刻；以及在第二蚀刻工艺之后实施第三蚀刻工艺，其中，第三蚀刻工艺将蚀刻后的第二硬掩模层作为掩蔽元件以在衬底中蚀刻沟槽，其中，导电部件介于沟槽之间。
优选地，该方法还包括：在沟槽上方形成盖顶，以限定气隙。
优选地，该方法还包括：在形成沟槽之后，在导电部件上形成盖顶，其中，形成盖顶包括在导电部件上选择性地沉积钴。
根据本发明的又一方面，提供了一种半导体器件，包括：导电部件，设置在衬底上；盖顶结构，设置在导电部件的顶部以及导电部件的至少一个侧壁上；以及气隙结构，邻近导电部件的至少一个侧壁。
优选地，盖顶结构包括钴。
优选地，盖顶结构包括盖顶结构内的氧化区域。
优选地，导电部件是为设置在衬底上的半导体器件提供电通路的互连部件。
优选地，导电部件的至少一个侧壁的一部分与衬底的介电部分交界。
优选地，盖顶结构基本设置在导电部件的整个至少一个侧壁上。
优选地，该器件还包括：介电阻挡层，设置在盖顶结构以及气隙结构的底壁上。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该注意的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据一些实施例的示出制造半导体器件的方法的一个实施例的流程图。
图2至图11是根据图1的方法的一个或多个步骤并且根据一些实施例处理的半导体衬底的截面图。
图12是根据一些实施例制造的半导体器件的另一个实施例。
图13是根据一些实施例制造的半导体器件的再一个实施例。
图14是根据本发明的一个或多个方面的具有气隙的半导体器件的顶视图。
图15是根据一些实施例制造的半导体器件的另一个实施例。
图16是根据一些实施例制造的半导体器件的另一个实施例。
具体实施方式
以下公开提供了用于实现所提供主题的不同特征的多个不同实施例或实例。以下将描述组件和布置的特定实例，以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，并且还可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多种实例中重复参照符号和/或字符。这种重复用于简化和清楚的目的，并且其本身不表示所述的多个实施例和/或配置之间的关系。
此外，在本文可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以容易地描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且通过本文使用的空间关系描述符进行相应地解释。
图1示出了形成半导体器件(诸如，具有存在气隙的互连结构的集成电路)的方法100。图2至图11示出了在各个制造阶段的过程中以及根据本发明的各个方面和图1的方法构造的半导体(或IC)器件200的截面图。以下共同描述方法100和器件200。然而，在方法100之前、之后或期间可以提供附加步骤，并且本文描述的一些步骤可以由其他步骤代替或被去除。类似地，在器件200中还可以存在附加的部件，和/或在附加的实施例中，可以替换或去除所存在的部件。
参照图1，方法100开始于框102，其中，提供衬底(例如，晶圆)。参照图2的实例，提供衬底202。衬底202可以包括硅。可选地或另外地，衬底202可以包括诸如锗的其他元素半导体材料。衬底202可以是诸如碳化硅、砷化镓、砷化铟、磷化铟的化合物半导体和/或其他合适材料。而且，衬底202可以包括诸如硅锗、碳化硅锗、磷化镓砷、磷化镓铟的合金半导体和/或其他合适合金材料。在一个实施例中，衬底202包括外延层(例如，覆盖块状衬底)。
方框102所提供并且通过示例性衬底202所示的衬底还包括半导体器件的多种部件。例如，衬底202可以包括通过诸如离子注入和/或扩散的工艺实现的p型掺杂区和/或n型掺杂区。这些掺杂区包括n阱、p阱、轻掺杂区(LDD)、重掺杂源极和漏极(S/D)，以及被配置成形成多种集成电路(IC)器件(诸如，互补金属氧化物半导体场效应晶体管(MOSFET)、图像传感器、发光二极管(LED))和/或其他半导体器件的多种沟槽掺杂分布。衬底202还可以包括诸如在衬底上和/或中形成的电阻器或电容器的其他功能部件。衬底202还可以包括提供用以分离多种器件的隔离部件(诸如，浅沟槽隔离(STI)部件)。在衬底202上形成的多种半导体器件还可以包括诸如覆盖沟槽区的栅极结构的其他部件。
然后，方法100进行至方框104，其中，在衬底上形成导电部件。在一个实施例中，导电部件是至少一层的互连结构。在一个实施例中，互连结构是多层互连结构(包括诸如介于介电质之间的金属线、接触件和通孔的多个导电部件)。互连结构可以被配置为电连接多种半导体部件(诸如，p型和/或n型掺杂区和诸如栅电极的其他功能部件)，以提供功能性集成电路。在一个实施例中，互连结构(例如，MLI)提供电路布线，以将衬底上的器件连接至输入/输出电源和信号。
为了说明，图2示出了示例性导电部件204。在一个实施例中，导电部件204是互连结构的一部分。例如，导电部件204可以是接触件、金属线或金属通孔。在其他实施例中，导电部件可以是诸如电容器板的另一种类型的部件。
通过导电部件204示出的方框104中的导电部件可以包括铝(Al)、铜(Cu)、钨(W)和/或其他合适材料。在一个实施例中，导电部件204包括例如阻挡层，以防止扩散或增强粘合。示例性的阻挡层包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)和/或其他合适材料。导电部件204可以通过诸如光刻、蚀刻、沉积等的合适工艺而形成。
设置在衬底上的介电材料可围绕导电部件204。在一个实施例中，介电材料是低k介电材料。在多种实例中，低k介电材料可以包括氟硅酸盐玻璃(FSG)、碳掺杂氧化硅、Black(加利福尼亚州的圣克拉拉市的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、SiLK(密歇根中部的陶氏化学)、聚酰亚胺和/或其他材料。在另一个实例中，低k介电材料可以包括极低k介电材料(ELK)。在另一个实例中，低k介电材料层包括道康宁(DowCorning)现有的、基于氢硅酸盐类的且被称为FOX(可流动氧化物)的介电材料的多孔类型。可通过诸如旋涂或化学汽相沉积(CVD)的合适工艺来形成介电材料。应该注意，化学机械抛光(CMP)工艺可用于平坦化包括介电材料和/或导电部件204的表面。
在一个实施例中，然后，在导电部件上形成盖顶。如图2中所示，在导电部件204上设置盖顶206。在一个实施例中，盖顶206包括钴(Co)。可通过诸如化学汽相沉积(CVD)的合适工艺形成盖顶206。该工艺可以在导电部件(包括例如上述的阻挡层)上选择性地沉积材料。在其他实施例中(包括器件200的其他实施例)，可以省略盖顶206。
然后，方法100进行至方框106，其中，在衬底上形成硬掩模层。参照以上方框104所述，可以在导电部件的上方形成硬掩模层。硬掩模层可以包括第一硬掩模层和下面的第二硬掩模层。参照图3的实例，硬掩模层302和304设置在器件200上。硬掩模层302在本文中被称为第二硬掩模层。硬掩模层304作为第一硬掩模层。
在一个实施例中，第一硬掩模层304是诸如例如SiCN、SiN、SiO2、SiON的介电组合物和/或其他合适的组合物。在一个实施例中，第二硬掩模层302包含金属(M)和氧(O)和/或氮(N)成分。示例性的金属组合物包括Al、Mn、Co、Ti、Ta、W、Ni、Sn和Mg。第二硬掩模层组合物可以被称为MxOyNz。在一个实施例中，x的重量在约20％和约70％之间。在一个实施例中，y的重量在0％和约80％之间。在一个实施例中，z的重量在0％和约80％之间。在一个实施例中，y和z均大于x。例如，这样可以防止桥接。从而，第二硬掩模层302的示例性组合物包括但不限于AlON和AlN。在一个实施例中，第二硬掩模层302具有本文所讨论的组合物中的一个或多个，并且是包括例如上述组合物MxOyNz的绝缘材料。
通常，选择第一硬掩模层304和第二硬掩模层302的组合物，使得与第一硬掩模层304相比，第二硬掩模层302具有高蚀刻选择性(即，第二硬掩模层302具有充分较低的蚀刻率，使得蚀刻工艺将蚀刻第一硬掩模层而留下第二硬掩模层不受损害)。在一个实施例中，蚀刻选择性涉及等离子体蚀刻。在一个实施例中，蚀刻选择性涉及对下面介电层(例如，低k介电质)的蚀刻(诸如，用于形成以下所述的沟槽)。而且，在实施例中，选择第二硬掩模层302组合物，使得其可通过下面讨论的湿蚀刻工艺而去除。
在一个实施例中，第二硬掩模层302具有约5埃和约50埃之间的厚度。可使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、涂覆和/或其他合适方法的沉积方法来形成第二硬掩模层302。
在形成硬掩模层之后，方法100进行至方框108，其中，形成限定气隙结构图案的掩蔽元件(或多个元件)。图14示出气隙结构1104的实施例的顶视图，然而，其他图案是可能的并且在本公开的范围内。掩蔽元件的形成可以包括以下讨论的多个步骤。
在一个实施例中，形成限定图案的掩蔽元件的步骤包括：形成设置在衬底上并且特别是设置在硬掩模层上的光敏材料。使用合适的光刻工艺来图案化光敏材料。图案化后的光敏材料包括多个开口，这些开口限定并且暴露了衬底中随后进行蚀刻的各部分。参照图4的实例，图案化后的光刻胶层402设置在硬掩模层304上。光刻胶层402包括用于随后的蚀刻的开口404。开口404限定了随后形成的气隙结构的图案。具体地，开口404与相应的导电部件204对准，这些导电部件邻近于需要产生气隙结构的位置处。
在一个实施例中，通过包括涂覆、曝光、曝光后烘烤、以及显影的合适工序来形成图案化的光刻胶层204。例如，可以使用旋涂来形成光刻胶涂覆。在一个实例中，通过使辐射束穿过具有预定图案的掩模而选择性地暴露涂覆的光刻胶层。在一个实例中，辐射束包括紫外线(UV)光。曝光工艺可以被进一步扩展以包括诸如无掩模的曝光或写入的其他技术。在曝光工艺之后，通过热烘烤工艺、曝光后烘烤(PEB)来进一步处理光刻胶。此后，使曝光的光刻胶层显影，从而在显影工艺期间溶解并且洗掉曝光的光刻胶部分。上述光刻工艺可仅呈现了与光刻图案化技术相关的处理步骤的子集。光刻处理还可以包括诸如以适当顺序进行的清洗和烘烤的其他步骤。例如，显影后的光刻胶层可以被进一步烘烤，这被称为硬烘。而且，可以使用诸如多层光刻胶组合物、抗反射涂层、和/或其他合适层的附加材料。
在形成如图4的图案化的光刻胶402所示的光刻胶掩蔽元件之后，图案化的光刻胶的掩蔽元件用于选择性地蚀刻暴露的硬掩模层。参照图5的实例，穿过光刻胶402中的开口404来蚀刻第一硬掩模层304。应该注意的是，蚀刻可停止于第二硬掩模层302处。在一个实施例中，相对于第一硬掩模层304的蚀刻选择性，第二硬掩模层302的组合物的蚀刻选择性提供了合适的蚀刻停止。
在蚀刻第一硬掩模层之后，可以从衬底处去除图案化的光敏(光刻胶)层。在一个实施例中，剥离图案化的光敏层。参照图6的实例，已从衬底处去除光刻胶层402。可以通过诸如湿剥离或O2等离子体灰化的工艺来去除光刻胶层402。应该注意的是，在去除光刻胶层402期间，保护形成在衬底202上的介电材料(诸如，低k介电材料或极低k介电材料)不受剥离工艺和/或化学物质的潜在损害。这是因为第二硬掩模层302在去除工艺期间覆盖暴露区域。
在去除光刻胶层之后，通过蚀刻工艺来去除暴露的第二硬掩模层(例如，不在图案化的第一硬掩模层下面的部分)。在一个实施例中，蚀刻是湿蚀刻工艺。湿蚀刻的示例性组合物包括酸和/或氧化剂。在一个实例中，湿蚀刻包括含氟(F)的酸和/或含过氧化氢(H2O2)的氧化剂。参照图7的实例，已去除硬掩模层304的暴露部分。换句话说，例如通过先前讨论的湿蚀刻从衬底202处去除硬掩模层304中位于开口404下面的各部分。
从而，参照图1和图7，形成掩蔽元件702，其限定了位于需要气隙的导电部件204上方的开口。具体地，图7示出了包括图案化的第二硬掩模层302的掩蔽元件702。可以使用上述方框108中的一个或多个步骤来形成该掩蔽元件，并且在掩蔽元件形成之后，掩蔽元件可以用于以下讨论的对衬底202随后进行的图案化。掩蔽元件根据图案保护下面各层和/或衬底中的部分，而暴露出其他部分。
在方框108中形成掩蔽元件之后，方法100进行至方框110，其中，在衬底中蚀刻用于气隙结构的一个或多个沟槽。具体地，在衬底的介电层(诸如，围绕导电部件的低k介电层)内蚀刻用于气隙结构的沟槽。在一个实施例中，方框108的掩模蔽元件用于限定将要被蚀刻的低k介电层中的开口。参照图8的实例，包括硬掩模层302的掩蔽元件702用于限定将形成气隙结构的沟槽802。在诸如低k介电质的衬底202的介电材料中形成沟槽802。在一个实施例中，沟槽802邻近电部件204并且至少延伸至导电部件204的底部。在一个实施例中，基本类似于图14所示的图案和元件1104，形成沟槽802。在一个实施例中，沟槽802填充有空气。
在一个实施例中，在蚀刻沟槽802之后，实施湿清洗工艺。在一个实施例中，在蚀刻沟槽以形成气隙期间，还可以从衬底202处去除第一硬掩模304。例如，在一个实施例中，第二硬掩模层302的组合物为这样，使得其通过蚀刻沟槽802不能明显地被蚀刻；然而，硬掩模层304的组合物可以是这样，使得其从衬底202处整体或部分地被去除。
方框110的蚀刻工艺和/或沟槽802的形成可以是等离子体蚀刻工艺。在一个实施例中，如上所述，选择第二和第一硬掩模层的组合物，使得第二硬掩模层对于方框110的(例如，等离子体)蚀刻工艺和/或用于气隙结构的沟槽的蚀刻具有较高的蚀刻选择性。因此，方框110的蚀刻可以去除第一硬掩模层(304)，而第二硬掩模层302保持其厚度相对和基本不变。
在一个实施例中，在蚀刻衬底202(介电层)之后，通过合适的蚀刻工艺去除盖顶206。以下参照图12进一步详细地讨论该实施例。在一个实施例中，仅去除位于暴露的导电部件204上或邻近气隙结构的部件上的盖顶206。
然后，方法100进行至方框112，其中，形成导电部件盖顶。在一个实施例中，在当前步骤中的导电部件盖顶是除了上述参照图2讨论的盖顶206之外的盖顶。在另一个实施例中，当前讨论步骤中的导电部件盖顶直接形成在导电部件上。这可能是由于从该方法省略了或从另一个工艺中去除了上述参照图12所讨论的盖顶206的工艺所导致的结果(参见上述讨论)。导电部件盖顶可以选择性地形成或仅沉积在导电部件上。参照图10的实例，在导电部件204上设置有导电部件盖顶。在一个实施例中，导电部件盖顶1002增强了器件200以及例如导电部件204的可靠性。在一个实施例中，导电部件盖顶1002是钴(Co)。
应该注意的是，在制造工艺期间，先前讨论的盖顶206可能出现氧化。因此，氧化层(没有具体示出)可以存在于盖顶206和盖顶1002之间。因此，在一个实施例中，所沉积的盖顶206是Co，并且所沉积的盖顶1002是Co。然而，由于在沉积盖顶1002之前先氧化盖顶206，所以，在由盖顶206和盖顶1002共同形成的部件内存在有氧化层(例如，位于所沉积的盖顶206的表面区域)。
在一些实施例中，在形成盖顶1002之后，可以在衬底202上形成阻挡层。该阻挡层可以基本类似于下文参照图13讨论的阻挡层1302。
然后，方法100进行至方框114，其中，在衬底上形成用于气隙结构的盖顶结构。在一个实施例中，通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、涂覆工艺和/或其他合适的工艺来形成气隙盖顶结构。在一个实施例中，气隙盖顶结构是具有金属(M)和O和/或N组合物的陶瓷。示例性金属包括Al、Mn、Co、Ti、Ta、W、Ni、Sn和Mg。气隙盖顶结构中的M、O和N组合物可以被称为MxOyNz。在一个实施例中，x的重量在约20％和约70％之间。在一个实施例中，y的重量在0％和约80％之间。在一个实施例中，z的重量在0％和约80％之间。在一个实施例中，y和z均大于x。例如，这样可以防止桥接。在另一个实施例中，气隙盖顶结构是介电薄膜，诸如，SiCN、SiN、SiO2、SiON、SiOC、SiOF和/或其他合适的介电材料。在另一个实施例中，气隙结构盖顶材料是诸如CxHyOz的有机聚合物薄膜，其中，x、y和z大于等于0。
参照图11的实例，在衬底202上示出了气隙盖顶结构1102。在一个实施例中，气隙盖顶结构1102形成沟槽802中气腔的盖顶或上壁，由此形成气隙1104。
虽然图11是半导体器件的一个实施例，该半导体器件具有存在邻近的气隙1104的导电部件204，但是，其他实施例是可能的，包括但不限于图12和图13中所示的实施例。图12示出了基本类似于上述参照图2至图11中的器件200的器件1200，并且可以以基本相同方式来形成器件1200，该基本相同的方式包括使用图1的方法100但此处也指出了不同之处。如器件1200所示，盖顶206未保留在器件1200上。相反地，盖顶结构1002直接形成在导电部件204上。在器件1200中，在形成的盖顶结构(与上述讨论的盖顶206、1002的组合相比)内不存在氧化层。因此，在一个实施例中，盖顶1002基本是均匀的组合物(例如，Co)。
图13示出了基本类似于上述参照图2至图11中的器件200的器件1300，并且可以以基本相同方式形成器件1300，该基本相同方式包括图1的方法100但此处也指出了不同之处。如器件1300所示，阻挡层1302形成在器件1300上。例如，阻挡层1302的厚度可以为约10埃至约50埃。阻挡层1302可以通过原子层沉积(ALD)形成。在一个实施例中，ALD工艺确保阻挡层1302充分地覆盖在器件1300中的部件的侧壁上。器件1300可以包括或者不包括以上述讨论的盖顶206。
在一个实施例中，阻挡层1302是具有金属(M)、O和/或N组合物的陶瓷。示例性金属包括Al、Mn、Co、Ti、Ta、W、Ni、Sn和Mg。阻挡层1302的M、O和N组合物可以被称为MxOyNz。在一个实施例中，x的重量在约20％和约70％之间。在一个实施例中，y的重量在0％和约80％之间。在一个实施例中，z的重量在0％和约80％之间。在一个实施例中，y和z均大于x。例如，这样可以防止桥接。
在另一个实施例中，阻挡层1302是介电薄膜，诸如，SiCN、SiN、SiO2、SiON、SiOC、SiOF和/或其他合适的介电材料。应该注意的是，如参照图12所讨论的，图13示出了没有盖顶206的器件1300。然而，在器件1300的另一个实施例中，盖顶206和/或盖顶1002设置在器件1300上，包括设置在邻近气隙1104的导电部件204上。
在一个实施例中，通过填充或再填充阻挡层1302(例如，用介电质)和/或随后通过沉积包括例如气隙盖顶结构1102的薄膜可以限定气隙结构1104。
因此，应该意识到，本文所讨论的是形成气隙结构的方法的实施例，该方法在诸如剥离光刻胶掩蔽元件的工艺期间保护低k介电层。而且，提供了具有导电部件(具有“火柴杆”结构)的半导体器件的实施例。在实施例中，导电部件是具有诸如金属线或通孔的互连结构的部件。图10示出了“火柴杆结构”，并且在导电部件204上形成金属盖顶1002(和/或盖顶206)。图11、图12和图13也示出了该结构，其中，导电部件204的“火柴杆结构”和盖顶1002(和/或盖顶206)设置在气隙盖顶结构1102的下面。该结构可有益于器件性能和/或可靠性。在一些实施例中，该结构可以减少通孔台覆盖(vialandingoverlay)的问题。
现在参照图15和图16，分别示出了器件1500和1600的附加结构实施例。可以使用图1的方法来形成这些器件中的一个或多个。为了便于理解，可以使用相同的参照标记在器件1500和/或1600中标识与上述描述基本相似的元件。应该注意的是，和上述实例一样，图15和图16仅是代表性的，但不旨在限制超出下列权利要求中明确阐述的内容。例如，对本文所述器件(包括图15和图16的器件在内)的修改包括但不限于气隙轮廓的差异。例如，如图15中所示的气隙1104具有宽于顶部宽度的底部宽度；然而，在其他实施例中，顶部宽度可以宽于底部宽度、宽度可以在整个气隙中改变，和/或变化为其他轮廓。如下所述，气隙1104的轮廓还可以取决于阻挡层1502的厚度和/或导电部件盖顶1002的厚度和配置。
图15示出了器件1500，该器件1500与上述参照图2至图11和图14的器件200、图12的器件1200、图13的器件1300基本相似，并且可以以基本相同方式形成，该方式包括使用图1的方法100但是此处标出了不同之处。为了便于理解，重复使用参考标记。
如器件1500所示，在器件1500上形成阻挡层1502。阻挡层1502可以与上述参照图13所讨论的阻挡层1302基本相似。例如，阻挡层1502的厚度可以在约10埃和约50埃之间。阻挡层1502可以通过原子层沉积(ALD)形成。阻挡层1502可以是介电质。示例性介电材料包括但不限于SiCN、SiN、SiO2、SiON、SiOC、SiOF和/或其他合适的介电材料。在沉积时，提供的阻挡层1502设置在硬掩模302的表面、盖顶1002(下文讨论)的表面、衬底202的表面上和/或器件1500的任何合适表面上。阻挡层1502可以是具有基本一致厚度的覆盖层。如图15所示，阻挡层1502设置在导电部件204的侧壁上且位于导电部件盖顶1002上方；阻挡层1502还设置在衬底204限定的气隙1104的底壁上。
应该注意的是，如上述参照图12所讨论，图15示出了具有盖顶206的器件1500。然而，在器件1500的另一个实施例中，盖顶206和/或盖顶1002设置在器件1500上，包括设置在邻近气隙1104的导电部件204上。
器件1500包括导电部件盖顶1002，其可与上述参照图10、图11、图12、图13和/或图14所讨论的盖顶基本相似。导电部件盖顶1002可以选择性地形成或仅沉积在导电部件(例如，204)上。换句话说，导电部件盖顶1002未设置在诸如介电材料的衬底的其他区域上。如上所述，衬底202可以是衬底的介电区域。因此，在一个实施例中，导电部件盖顶1002未设置在衬底202(介电质)限定的部件1104的侧壁上。参照图15的实例，导电部件盖顶1002设置在导电部件204上。图15示出了延伸于气隙结构1104的整个深度的导电部件盖顶1002。然而，其他实施例(包括盖顶延伸于结构1104的深度的一部分的实施例)是可以的。在一个实施例中，导电部件盖顶1002是钴(Co)。还如图15中所示，导电部件204可以包括位于导电部件204一侧的侧壁(例如，不在相对的侧壁上，参见图15中位于最左侧的导电部件204)上的导电部件盖顶1002。在一个实施例中，导电部件204是铜。因此，在又一个实施例中，一个(或多于一个)导电部件204限定了含铜的侧壁、导电部件盖顶(1002)以及介电阻挡层1502。之前讨论了盖顶206(例如，Co)在制造工艺期间可以被氧化。因此，氧化层(没有具体示出)可以存在于盖顶206和盖顶1002之间。因此，在一个实施例中，所沉积的盖顶206是Co，并且所沉积的盖顶1002是Co。然而，由于在沉积盖顶1002之前盖顶206先被氧化，所以氧化层将存在于由盖顶206和盖顶1002组合形成的部件内(例如，在所沉积的盖顶206的表面区域)。
现参照图16，示出了器件1600的一部分。器件1600可以与上述参照图2至图11和图14的器件200、图12的器件1200、图13的器件1300、图15的器件1500基本相似，并且可以以基本相同的方式形成，该方式包括使用图1的方法100但是此处标出了不同之处。为了便于理解，重复使用参考标记。
如器件1600所示，衬底202(例如，介电区域)、导电部件204、硬掩模层302、阻挡层1502、气隙1104和气隙结构盖顶1102基本类似于上述描述。然而，图16示出了盖顶1002设置在导电部件204上，使得其向下延伸于导电部件204的至少一个侧壁的一部分。这会影响气隙1104的轮廓。例如，气隙1104的宽度在结构1104的中点处最大。应该注意的是，图16示出了没有盖顶206的器件1600。然而，在器件1600的另一个实施例中，盖顶206可以包括在一个或多个部件204上。在一个实施例中，盖顶1002在导电部件204的侧壁上延伸约25％。在一个实施例中，盖顶1002在导电部件204的侧壁上延伸约50％。在一个实施例中，盖顶1002在导电部件204的侧壁上延伸约75％。如图15中所示，在一个实施例中，盖顶1002在部件204的侧壁上延伸约100％。应该注意的是，设置在导电部件204的侧壁上的盖顶1002在导电部件204的侧壁的延伸程度限定了气隙结构1004的轮廓(例如，形状、宽度)。气隙结构1004的轮廓可以决定其隔离性能。因此，在本文所讨论的一个的更宽范实施例中，描述了一种方法。该方法包括：在衬底上的介电层中形成导电部件。还在衬底上形成第一硬掩模层和下面的第二硬掩模层。对于等离子体蚀刻工艺，第二硬掩模层的蚀刻选择性高于第一硬掩模层的蚀刻选择性，使得第二硬掩模层在等离子体蚀刻工艺中的蚀刻速率大大低于第一硬掩模层在等离子体蚀刻工艺中的蚀刻速率。该方法继续包括实施等离子体蚀刻工艺，以在介电层中形成沟槽。沟槽邻近导电部件。然后，在沟槽的上方形成盖顶，从而形成邻近导电部件的气隙结构。
在另一个更宽范的实施例中，讨论了一种制造半导体器件的方法，其包括在衬底上形成导电部件。在衬底上形成覆盖导电部件的第一硬掩模层和下面的第二硬掩模层。对第一硬掩模层实施第一蚀刻工艺，以在第一硬掩模层中形成开口。开口位于导电部件的上方。在第一蚀刻工艺之后实施第二蚀刻工艺，以去除在第一硬掩模层的开口下面的第二硬掩模层。第二蚀刻工艺是湿蚀刻。然后，在第二蚀刻工艺之后，实施第三蚀刻工艺。第三蚀刻工艺利用蚀刻后的第二硬掩模层作为掩蔽元件以在衬底中蚀刻沟槽，其中，导电部件介于沟槽之间。
在另一个实施例中，描述了一种器件，该器件具有设置在衬底上的导电部件，以及设置在导电部件的顶部上和设置在导电部件的至少两个侧壁上的盖顶结构。气隙盖顶设置在盖顶结构上，盖顶结构限定了邻近导电部件的气隙。
以上概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域的技术人员应该理解，可以容易地使用本发明作为基础来设计或更改用于达到与在此介绍的实施例相同的目的和/或实现与其相同优点的其他工艺和结构。本领域的技术人员还应该意识到，这样的等效构造并不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，可以进行多种变化、替换和改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在衬底上的介电层中形成导电部件；
在所述衬底上形成第一硬掩模层和下面的第二硬掩模层，其中，所述第二硬掩模层在等离子体蚀刻工艺中的蚀刻速率大大低于所述第一硬掩模层在实施等离子体蚀刻工艺中的蚀刻速率；
实施所述等离子体蚀刻工艺，以在所述介电层中形成沟槽，其中，所述沟槽邻近所述导电部件；以及
在所述沟槽上方形成盖顶，以形成邻近所述导电部件的气隙结构。
2.根据权利要求1所述的方法，其中，形成所述导电部件包括：形成具有多层互连结构的部件。
3.根据权利要求1所述的方法，其中，形成所述导电部件包括：形成向半导体器件提供导电布线的导线。
4.根据权利要求1所述的方法，其中，实施所述等离子体蚀刻工艺包括：形成所述沟槽的同时去除所述第一硬掩模层。
5.根据权利要求1所述的方法，其中，形成所述盖顶包括：在所述第二硬掩模层和所述盖顶之间形成界面。
6.根据权利要求1所述的方法，其中，形成所述第二硬掩模层包括：沉积MxOyNz的组合物，其中，M是金属，O是氧，而N是氮，并且x>0，同时y和z≥0。
7.根据权利要求6所述的方法，其中，所述形成所述第一硬掩模层包括：沉积SiCN、SiN、SiO2以及SiON中的至少一个。
8.根据权利要求6所述的方法，其中，M选自由Al、Mn、Co、Ti、Ta、W、Ni、Sn和Mg组成的组中。
9.一种制造半导体器件的方法，包括：
在衬底上形成导电部件；
在所述衬底上形成覆盖所述半导体部件的第一硬掩模层和下面的第二硬掩模层；
对所述第一硬掩模层实施第一蚀刻工艺，以在所述第一硬掩模层中形成开口，其中，所述开口覆盖所述导电部件；
在所述第一蚀刻工艺之后实施第二蚀刻工艺，以去除在所述第一硬掩模层的开口下面的所述第二硬掩模层，其中，所述第二蚀刻工艺是湿蚀刻；以及
在所述第二蚀刻工艺之后实施第三蚀刻工艺，其中，所述第三蚀刻工艺将蚀刻后的所述第二硬掩模层作为掩蔽元件以在所述衬底中蚀刻沟槽，其中，所述导电部件介于所述沟槽之间。
10.一种半导体器件，包括：
导电部件，设置在衬底上；
盖顶结构，设置在所述导电部件的顶部以及所述导电部件的至少一个侧壁上；以及
气隙结构，邻近所述导电部件的所述至少一个侧壁。
CN201410371298.7A 2014-05-15 2014-07-31 具有气隙结构的半导体器件及其制造方法 Active CN105097663B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/278,967 US9496224B2 (en) 2014-05-15 2014-05-15 Semiconductor device having air gap structures and method of fabricating thereof
US14/278,967 2014-05-15

Publications (2)

Publication Number Publication Date
CN105097663A true CN105097663A (zh) 2015-11-25
CN105097663B CN105097663B (zh) 2019-05-24

Family

ID=54539143

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410371298.7A Active CN105097663B (zh) 2014-05-15 2014-07-31 具有气隙结构的半导体器件及其制造方法

Country Status (2)

Country Link
US (2) US9496224B2 (zh)
CN (1) CN105097663B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106992146A (zh) * 2015-12-29 2017-07-28 台湾积体电路制造股份有限公司 半导体结构、其制造方法及半导体制造装置
CN107017199A (zh) * 2015-12-03 2017-08-04 三星电子株式会社 制造半导体器件的方法
CN107293640A (zh) * 2016-04-12 2017-10-24 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN110517983A (zh) * 2018-05-21 2019-11-29 东京毅力科创株式会社 用于蚀刻期间的低k沟槽保护的原子层沉积
CN110967916A (zh) * 2018-09-28 2020-04-07 台湾积体电路制造股份有限公司 制造euv光掩模的方法
CN111384025A (zh) * 2018-12-27 2020-07-07 南亚科技股份有限公司 半导体结构及其制备方法
CN113611655A (zh) * 2021-06-11 2021-11-05 联芯集成电路制造(厦门)有限公司 半导体结构及其制作方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570341B2 (en) 2014-05-15 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having air gap structures and method of fabricating thereof
KR102282139B1 (ko) * 2015-05-12 2021-07-28 삼성전자주식회사 반도체 장치
JP6329199B2 (ja) * 2016-03-30 2018-05-23 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US10032711B2 (en) 2016-07-25 2018-07-24 International Business Machines Corporation Integrating metal-insulator-metal capacitors with air gap process flow
US11101169B2 (en) 2019-01-10 2021-08-24 Globalfoundries U.S. Inc. Interconnect structures with airgaps arranged between capped interconnects
US10707119B1 (en) 2019-01-14 2020-07-07 Globalfoundries Inc. Interconnect structures with airgaps and dielectric-capped interconnects
CN112736022B (zh) * 2019-10-14 2022-05-10 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080299758A1 (en) * 2007-06-04 2008-12-04 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device
US20080299763A1 (en) * 2007-05-28 2008-12-04 Akira Ueki Method for fabricating semiconductor device
CN101582411A (zh) * 2008-05-12 2009-11-18 松下电器产业株式会社 半导体装置及半导体装置的制造方法
WO2013101096A1 (en) * 2011-12-29 2013-07-04 Intel Corporation Airgap interconnect with hood layer and method of forming

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6268637B1 (en) 1998-10-22 2001-07-31 Advanced Micro Devices, Inc. Method of making air gap isolation by making a lateral EPI bridge for low K isolation advanced CMOS fabrication
US6764919B2 (en) * 2002-12-20 2004-07-20 Motorola, Inc. Method for providing a dummy feature and structure thereof
US7132369B2 (en) 2002-12-31 2006-11-07 Applied Materials, Inc. Method of forming a low-K dual damascene interconnect structure
US7767570B2 (en) 2006-03-22 2010-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy vias for damascene process
US20080124912A1 (en) * 2006-08-01 2008-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor methods
US7666753B2 (en) * 2007-01-11 2010-02-23 International Business Machines Corporation Metal capping process for BEOL interconnect with air gaps
US20080185722A1 (en) * 2007-02-05 2008-08-07 Chung-Shi Liu Formation process of interconnect structures with air-gaps and sidewall spacers
US8951911B2 (en) 2011-03-31 2015-02-10 Applied Materials, Inc. Process for damascene structure with reduced low-k damage
JP5665693B2 (ja) 2011-08-25 2015-02-04 シャープ株式会社 画像形成装置及び処理ユニット
US8912041B2 (en) 2013-03-08 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming recess-free interconnect structure
KR102014950B1 (ko) * 2013-08-26 2019-08-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9159671B2 (en) * 2013-11-19 2015-10-13 International Business Machines Corporation Copper wire and dielectric with air gaps
US9230911B2 (en) * 2013-12-30 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
US9653349B2 (en) * 2014-01-24 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor integrated circuit with nano gap
US9281211B2 (en) * 2014-02-10 2016-03-08 International Business Machines Corporation Nanoscale interconnect structure
US9601348B2 (en) 2014-03-13 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
US9318439B2 (en) 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method thereof
US9142453B1 (en) 2014-04-10 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080299763A1 (en) * 2007-05-28 2008-12-04 Akira Ueki Method for fabricating semiconductor device
US20080299758A1 (en) * 2007-06-04 2008-12-04 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device
CN101582411A (zh) * 2008-05-12 2009-11-18 松下电器产业株式会社 半导体装置及半导体装置的制造方法
WO2013101096A1 (en) * 2011-12-29 2013-07-04 Intel Corporation Airgap interconnect with hood layer and method of forming

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107017199A (zh) * 2015-12-03 2017-08-04 三星电子株式会社 制造半导体器件的方法
CN107017199B (zh) * 2015-12-03 2021-11-02 三星电子株式会社 制造半导体器件的方法
CN106992146A (zh) * 2015-12-29 2017-07-28 台湾积体电路制造股份有限公司 半导体结构、其制造方法及半导体制造装置
CN106992146B (zh) * 2015-12-29 2021-12-21 台湾积体电路制造股份有限公司 半导体结构、其制造方法及半导体制造装置
CN107293640A (zh) * 2016-04-12 2017-10-24 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN107293640B (zh) * 2016-04-12 2023-06-23 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN110517983A (zh) * 2018-05-21 2019-11-29 东京毅力科创株式会社 用于蚀刻期间的低k沟槽保护的原子层沉积
CN110967916A (zh) * 2018-09-28 2020-04-07 台湾积体电路制造股份有限公司 制造euv光掩模的方法
CN111384025A (zh) * 2018-12-27 2020-07-07 南亚科技股份有限公司 半导体结构及其制备方法
CN111384025B (zh) * 2018-12-27 2022-03-25 南亚科技股份有限公司 半导体结构及其制备方法
CN113611655A (zh) * 2021-06-11 2021-11-05 联芯集成电路制造(厦门)有限公司 半导体结构及其制作方法
US11804403B2 (en) 2021-06-11 2023-10-31 United Semiconductor (Xiamen) Co., Ltd. Semiconductor structure and method for forming the same

Also Published As

Publication number Publication date
US10043754B2 (en) 2018-08-07
US20170062348A1 (en) 2017-03-02
CN105097663B (zh) 2019-05-24
US9496224B2 (en) 2016-11-15
US20150333011A1 (en) 2015-11-19

Similar Documents

Publication Publication Date Title
CN105097663A (zh) 具有气隙结构的半导体器件及其制造方法
US11532512B2 (en) Fin field effect transistor (FinFET) device structure with interconnect structure
US11854962B2 (en) Via structure and methods thereof
KR101898764B1 (ko) 반도체 디바이스 구조의 상호 연결 구조체의 비아를 클리닝하는 방법
KR101742925B1 (ko) 다마신 구조물의 구조물 및 형성방법
CN106558535B (zh) 形成金属互连件的方法
US10134669B2 (en) Method for forming fin field effect transistor (FinFET) device structure with interconnect structure
KR101714162B1 (ko) 플라즈마 공정시에 ｅｌｋ 유전체층이 손상되는 것을 방지하는 방법
US9929094B2 (en) Semiconductor device having air gap structures and method of fabricating thereof
TW201709414A (zh) 形成金屬內連接之方法
US10074731B2 (en) Method for forming semiconductor device structure
TWI803495B (zh) 半導體裝置結構的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant