CN110517983A - 用于蚀刻期间的低k沟槽保护的原子层沉积 - Google Patents

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Abstract

本发明涉及用于蚀刻期间的低K沟槽保护的原子层沉积。使用原子层沉积(ALD)技术将一个或更多个层沉积在硬掩模层和低K电介质沟槽的侧壁上作为沟槽蚀刻工艺的一部分。ALD层可以防止硬掩模在各种硬掩模开口工艺期间被侵蚀。此外，ALD层可以用于防止低K电介质侧壁在低K电介质沟槽蚀刻期间被侧向蚀刻。因此，可以提供对沟槽轮廓的更好控制和更好的临界尺寸控制。

Description

用于蚀刻期间的低K沟槽保护的原子层沉积
相关申请的交叉引用
本申请要求2018年5月21日提交的题为“Atomic Layer Deposition For Low-KTrench Protection During Etch(用于蚀刻期间的低K沟槽保护的原子层沉积)”的美国临时专利申请第62/674,092号和2018年6月7日提交的题为“Atomic Layer Deposition ForLow-K Trench Protection During Etch(用于蚀刻期间的低K沟槽保护的原子层沉积)”的美国临时专利申请第62/681,699号的优先权，其公开内容通过引用整体明确地并入本文。
技术领域
本公开涉及基底的处理。特别的，本公开提供了一种用于在基底中形成沟槽的方法。
背景技术
在基底中形成沟槽长期以来是已知的。例如，半导体晶片的处理通常涉及沟槽的形成。在一个实施方案中，在基底的低介电常数(低K)材料中形成沟槽。关于半导体晶片，低K材料中的沟槽形成通常在后段制程(BEOL)处理期间使用。这种沟槽的一种用途是用于基底中的金属互连线之间的过孔的形成。可以使用多种低K材料，包括但不限于掺杂的二氧化硅(氟、碳和其他掺杂剂)、旋涂聚合物(包括有机聚合物和硅基聚合物)、多孔氧化物等，全部都是本领域所公知的。这种低K材料提供小于二氧化硅的介电常数。如本文所用，“低K”包括一些可以被认为是“超低K”材料的材料。因此，“低K”包括低K材料或更低介电常数材料。
随着在基底上形成的特征的临界尺寸(CD)继续缩小，蚀刻沟槽继续变得更具挑战性。传统的工艺流程包括使用光刻工艺在期望有沟槽的低k材料上方形成硬掩模。图1中示出了一种示例性结构，即结构100。如图1所示，在电介质层110中已经形成有金属化层105。如图所示，提供阻挡低k(BLOK)材料，如BLOK层115所示。本领域已知BLOK层用作阻挡层和蚀刻停止层。BLOK材料提供与替代阻挡层和蚀刻停止层(例如硅氮化物)相比较低的介电常数。在BLOK层115上方，提供低K电介质层120(在该低K电介质层120中将最终形成沟槽)。在低K电介质层120上方，可以提供多个图案化层/硬掩模层。例如，在图1的实施方案中，提供上硬掩模层135和金属硬掩模层130的图案化堆叠体。例如，在一个实施方案中，上硬掩模层135可以是硅氧化物(SiO2)或硅氮化物(SiN)，并且金属硬掩模层130可以是钛氮化物(TiN)。如图1所示，上硬掩模层135和金属硬掩模层130已经被图案化以形成图案化特征。这种图案化可以通过多种光刻技术中的任意光刻技术来完成，所有这些技术都是本领域公知的。还可以如图1所示提供在金属硬掩模下方的下硬掩模层125，使得下硬掩模层125位于图案化特征下面。在一个实施方案中，下硬掩模层125可以是SiN硬掩模。
在常规工艺中，众所周知，等离子体处理可以用于下硬掩模层125的蚀刻。然而，金属硬掩模层130可能在下硬掩模层125的蚀刻期间被侵蚀。这种侵蚀可能导致大于期望的临界尺寸。在图2中可以看到这种情况的一个实例，其中侵蚀位置205示出了金属硬掩模层130的侵蚀。
此外，在常规工艺的沟槽蚀刻(再次是等离子体处理)期间，用于蚀刻低K电介质层120的低K蚀刻工艺可能导致形成并非大致垂直的直的侧壁，而是呈现不期望的特性例如弯曲(bowing)305，如图3所示。这样的形状可能是由于低K电介质层120的侧向蚀刻造成的。这种侧壁在临界尺寸缩小时尤其成问题。此外，在蚀刻之后保留的低K材料的细线可能导致不期望的线扭曲(wriggle)。此外，低K材料的侧壁可能呈现出不期望的损伤。在一个实例中，利用沟槽蚀刻使得沟槽与金属化层105对准，以提供与金属化层105的电连接。
解决这些问题的一种尝试是利用硬掩模和产生大量聚合物的低K蚀刻工艺。这种聚合物形成工艺可以帮助解决侧壁损伤和弯曲轮廓。然而，产生这种聚合物通常会降低低K等离子体蚀刻的蚀刻速率，从而使基底处理能力受到不利影响。
在一个实施方案中，期望提供一种解决上述问题中的至少一些问题的改进的沟槽形成工艺。在另一个实施方案中，期望提供一种改进的用于在低K材料中形成沟槽的方法。
发明内容
在一个实施方案中，使用原子层沉积(ALD)技术将一个或更多个层沉积在硬掩模层和低K电介质沟槽的侧壁上作为沟槽蚀刻工艺的一部分。ALD层可以防止硬掩模层在各种硬掩模开口工艺期间被侵蚀。此外，ALD层可以用于防止低K电介质侧壁在低K电介质沟槽蚀刻期间被侧向蚀刻。因此，可以提供对沟槽轮廓的更好控制和更好的临界尺寸控制。在一个实施方案中，ALD层可以是SiO2或SiN牺牲层。在一个实施方案中，提供侵蚀控制的硬掩模是金属硬掩模。在一个实施方案中，该方法在下面的硬掩模的蚀刻期间提供侵蚀控制，该硬掩模在一个实施方案中可以是SiN硬掩模。
在一个实施方案中，描述了一种蚀刻基底以形成沟槽的方法。该方法可以包括：在基底上提供第一图案化特征并且在基底上提供低k电介质层，所述低k电介质层在第一图案化特征下面。该方法还可以包括根据由第一图案化特征形成的沟槽图案来蚀刻低k电介质层的第一部分。在蚀刻低k电介质层的第一部分之后，该方法可以包括在低k电介质层的露出的侧壁表面上形成第一侧壁层，所述第一侧壁层的形成通过第一原子层沉积工艺执行。在低k电介质层的露出的侧壁表面上形成第一侧壁层之后，该方法可以包括根据沟槽图案执行低k电介质层的第二蚀刻，第一侧壁层在低k电介质层的第二蚀刻期间保护低k电介质层的侧壁。
在另一实施方案中，提供了另一种蚀刻基底以形成沟槽的方法。该方法可以包括：在基底上提供第一图案化特征；在基底上提供低k电介质层，所述低k电介质层在第一图案化特征下方；以及在第一图案化特征的至少侧壁上提供初始侧壁层。在第一图案化特征的至少侧壁上提供初始侧壁层之后，该方法可以包括根据由第一图案化特征形成的沟槽图案来蚀刻低k电介质层的第一部分。在蚀刻低k电介质层的第一部分之后，该方法包括执行通过原子层沉积工艺在低k电介质层的露出的侧壁表面上形成侧壁层然后进一步蚀刻低k电介质层的循环工艺直至在低k电介质层中形成沟槽，在露出的侧壁表面上形成侧壁层在低k电介质层的进一步蚀刻期间保护低k电介质层的侧壁。
在又一个实施方案中，描述了一种蚀刻基底以形成沟槽的方法。该方法包括：在基底上提供硬掩模层并且在基底上提供第一图案化特征，所述第一图案化特征位于硬掩模层上方。该方法还包括在基底上提供低k电介质层，所述低k电介质层位于硬掩模层下方。该方法还包括经由第一原子层沉积工艺在第一图案化特征的至少侧壁上提供第一侧壁层。在第一图案化特征的至少侧壁上提供第一侧壁层之后，该方法包括根据由第一图案化特征形成的沟槽图案来蚀刻硬掩模层，硬掩模层的蚀刻将沟槽图案复制在硬掩模层中并且露出硬掩模层的侧壁。该方法还包括经由第二原子层沉积工艺在硬掩模层的至少侧壁上提供第二侧壁层。在硬掩模层的至少侧壁上提供第二侧壁层之后，该方法包括根据复制在硬掩模层中的沟槽图案来蚀刻低k电介质层的一部分。在蚀刻部分低k电介质层之后，该方法包括执行通过附加原子层沉积工艺在低k电介质层的露出的侧壁表面上形成侧壁层然后进一步蚀刻低k电介质层的循环工艺直至在低k电介质层中形成沟槽，在低k电介质层的露出的侧壁表面上形成侧壁层在低k电介质层的进一步蚀刻期间保护低k电介质层的侧壁。
附图说明
通过结合附图参考下面的描述，可以获得对本发明及其优点的更完整的理解，其中相同的附图标记表示相同的特征。然而，应注意，附图仅示出了所公开的构思的示例性实施方案，因此不应视为对范围的限制，原因是所公开的构思可以允许其他同等有效的实施方案。
图1示出了用作现有技术沟槽形成工艺的一部分的基底结构。
图2至图3示出了针对在图1的结构中形成沟槽的现有技术处理结果。
图4示出了第一ALD层到图1的结构的应用。
图5示出了在下硬掩模层的蚀刻之后的图4的结构。
图6示出了第二ALD层到图5的结构的应用。
图7示出了应用于图6的结构的低k电介质蚀刻的结果。
图8示出了第三ALD层到图7的结构的应用。
图9示出了在图8的低k电介质层中的沟槽的形成
图10、图11和图12示出了利用本文公开的技术的方法的示例性流程图。
具体实施方式
在一个实施方案中，可以通过使用结合到沟槽形成工艺流程中的原子层沉积(ALD)工艺来实现产生近似垂直侧壁的蚀刻。ALD工艺在本领域中是公知的，并且通常涉及在表面上形成非常薄的材料层。如已知的，示例性ALD工艺(尽管不是全部)利用以自限性(或近似自限性)方式与表面反应的一种或更多种反应物，使得表面上生长的层受附着分子的原子单层表面饱和度的限制。通常，可以以顺序方式使用两种或更多种反应物，使得表面暴露于一种反应物以进行自限性反应，然后进行清洗，然后暴露于另一种反应物以进行另一种自限性反应，并且然后进行另一次清洗。可以重复该循环，直到达到期望的材料厚度。ALD方法提供可重现的原子级均匀性和保形性。
在一个实施方案中，作为沟槽蚀刻工艺的一部分，使用原子层沉积(ALD)技术将一个或更多个层沉积在硬掩模层和低K电介质沟槽的侧壁上。ALD层可以防止硬掩模层在各种硬掩模开口工艺中被侵蚀。此外，ALD层可以用于防止低K电介质侧壁在低K电介质沟槽蚀刻期间被侧向蚀刻。因此，可以提供对沟槽轮廓的更好控制和更好的临界尺寸控制。在一个实施方案中，ALD层可以是SiO2或SiN牺牲层。在一个实施方案中，为其提供侵蚀控制的硬掩模是金属硬掩模。在一个实施方案中，在下面的硬掩模的蚀刻期间为金属硬掩模提供侵蚀控制，在一个实施方案中，该硬掩模可以是SiN硬掩模。
可以在多种基底工艺流程中使用本文公开的技术。仅仅出于说明的目的，关于图1中的结构100提供了对其可以利用本文公开的技术的基底的一个示例性材料堆叠体。图1的结构100可以是期望使用图案化特征的任何基底的一部分。例如，在一个实施方案中，基底可以是其上形成有一个或更多个半导体处理层的半导体基底。在另一个实施方案中，半导体基底是半导体晶片。在又一个实施方案中，基底可以经受产生多种结构和层的多个半导体处理步骤，所有这些半导体处理步骤在基底处理领域中都是已知的。因此，应当认识到，基底可以包括图1中未示出的很多另外的层和结构。在一个示例性实施方案中，结构100可以用作后段制程(BEOL)处理步骤的一部分。
应当认识到，将ALD工艺结合到低K沟槽形成工艺中可以与很多其他工艺流程一起使用，并且图1的特定实施方案仅是示例性的。在如上所述形成图1的结构以在基底上提供图案化特征之后，可以使用初始原子层沉积工艺，使得ALD层405可以形成在基底的露出的表面上，如图4所示。从而，形成图案化特征侧壁层。在一个实施方案中，ALD层405可以是SiO2层。在另一个实施方案中，ALD层405可以是SiN层。然而，应当认识到，可以使用其他ALD材料。在一个实施方案中，ALD层405的厚度可以在小于10nm的范围内，并且在一个实施方案中，ALD层405的厚度可以在1nm至4nm之间。ALD层405可以在单独的工艺工具中非原位形成，或者可以在与先前工艺步骤(例如，金属硬掩模层130蚀刻步骤)结合使用的相同工艺工具中原位形成，或者在与后续工艺步骤(例如下硬掩模层125蚀刻步骤)结合使用的相同工艺工具中原位形成，或者在与先前工艺步骤和后续工艺步骤结合使用的相同工艺工具中原位形成。因此，在一个实施方案中，在下硬掩模层125开口步骤之前，如图4所示，在基底表面上沉积ALD层405(在一个实施例中，SiO2或SiN的厚度为2nm至4nm)。如上所述，ALD材料可以非原位或原位形成。
在形成ALD层405之后，如图5所示，下硬掩模层125被蚀刻打开，暴露硬掩模的侧壁并在下硬掩模层125中复制沟槽图案以将沟槽图案转移至低K电介质层120中。如图5所示，作为下硬掩模层125的开口的一部分，金属硬掩模层130上方的上硬掩模层135(在该实施方案中为SiO2或SiN层)被去除或几乎全部被去除，并且ALD层405也是如此。然而，如图5所示，在下硬掩模层125蚀刻期间，金属硬掩模层130的角部较少受到侵蚀，因此，可以用原始CD更好地转移沟槽。由于ALD层405覆盖金属硬掩模层130的侧壁，ALD层405为金属硬掩模层130提供保护，产生这种金属硬掩模侵蚀改善。ALD层405被牺牲但在金属硬掩模蚀刻期间提供对其他层的侧壁的保护。因此，较少的金属硬掩模被侵蚀(在一个实施方案中，TiN金属硬掩模的侵蚀较少)并且沟槽CD不会由于金属硬掩模被改变而改变，因此在原始图案下提供改进的复制特征。
在下硬掩模层125蚀刻之后，可以使用第二原子层沉积工艺来形成第二ALD层605作为第二侧壁层，如图所示，第二侧壁层保护侧壁。在一个实施方案中，第二ALD层605可以是SiO2。在另一个实施方案中，第二ALD层605可以是SiN层。然而，应当认识到，可以使用其他ALD材料。图6示出了在硬掩模蚀刻之后形成第二ALD层605。因此，如图6所示，在露出的硬掩模层侧壁和低K电介质层120的露出的表面上形成了第二ALD层605。
然后，进一步蚀刻低K电介质层120以增加沟槽深度。第二ALD层605保护低K电介质层120免于侧向蚀刻。因此，在低K电介质层120的侧壁上使用第二ALD层605有助于防止沟槽弯曲以及损坏低K电介质层120的侧壁。随着蚀刻发生，第二ALD层605的厚度将减小，并且取决于所涉及的特定工艺和厚度，第二ALD层605可以被完全去除，从而丧失保护功能。图7示出了第二ALD层605已被移除的时间段的工艺。
在该阶段，可以利用第三原子层沉积工艺，使得可以在基底的露出的表面上沉积有第三ALD层805，如图8所示，以提供第三侧壁层，如所示，第三侧壁层保护侧壁。因此，如所示，已经沉积的第三ALD层为露出的低K电介质层和掩模表面提供保护。然后将再次启动低K电介质蚀刻。该ALD/低K电介质蚀刻循环可以重复多次，直到沟槽深度达到目标，例如可以使用第四次、第五次等低K电介质蚀刻。在低K电介质蚀刻工艺期间，由于沟槽底部和侧壁上通常存在ALD层，因此沟槽轮廓将是直的或近似是直的，这可以消除弯曲轮廓的形成。此外，ALD层可以防止低K电介质层120的过度侧向蚀刻，使得低K电介质层120的剩余线将具有足够的厚度以防止发生线扭曲。因此描述了ALD层形成步骤和低K电介质蚀刻步骤的循环工艺。在一个实施方案中，执行ALD形成步骤和低K电介质蚀刻步骤的至少两个循环。在一个优选实施方案中，这些循环步骤在相同的工艺工具中原位进行，或者在单独的处理室中或在相同的工艺室中进行。最终，低K电介质层可以完全回蚀刻到BLOK层115，如图9所示。
在工艺流程的这一点，可以使用本领域已知的标准技术立即蚀刻BLOK层115以露出下面的金属层。可替选地，类似于上面讨论的技术，可以沉积最后一个ALD层以在BLOK蚀刻期间保护低K层的侧壁。以这种方式，在低K电介质层的侧壁上使用ALD层有助于提供穿过低K电介质层的通孔，该低K电介质层在通孔沟槽蚀刻期间不形成弯曲。因此，与常规技术相比，在沟槽形成期间使用ALD技术提供了更可靠的沟槽结构。
因此，已经提供了其中可以使用ALD层来在低K电介质材料中产生更好的可控沟槽的沟槽形成技术。所使用的特定ALD工艺可以是本领域已知的多种ALD工艺中的任何一种。该工艺可以被结合到标准等离子体蚀刻工艺中，使得如果需要可以利用蚀刻工艺原位形成ALD层。该方法可以与多种工艺工具一起使用，并且可以与待蚀刻的多种材料一起使用。如本文所述，在金属硬掩模蚀刻之前，在低K层蚀刻之前和循环地在低K蚀刻工艺期间形成ALD层。然而，应当认识到，不需要使用在所描述的每个工艺步骤中形成ALD层以获得本文描述的技术的益处。因此，例如，ALD形成可以仅在金属硬掩模蚀刻之前发生。或者在另一个实施方案中，ALD形成可以仅用作循环的ALD形成/低K蚀刻工艺的一部分。在其他替代方案中，可以利用本文描述的ALD形成步骤的其他组合，同时仍然获得本文描述的益处中的至少一些益处。
在一个实施方案中，对于在低K电介质侧壁上的ALD和低K电介质层的蚀刻的循环工艺期间形成的所有侧壁使用相同的材料。在一个实施方案中，对于为了在硬掩模开口蚀刻停止期间提供保护而形成的ALD侧壁也可以使用相同的材料。然而，应认识到，各种ALD层不必是相同的材料。此外，第一材料可以用于对低K电介质侧壁的保护，而另一材料可以用于在硬掩模开口蚀刻期间提供的保护。因此，应认识到，本文中所描述的特定工艺步骤和材料仅仅是示例性的，并且可以利用其他材料和组合，同时仍然获得至少一些本文中所描述的优点。
应认识到，可以利用多种ALD工艺来形成ALD层，所述ALD层用作如本文中所描述的侧壁层。因此，所描述的技术不限于特定的沉积工艺。在一个示例性实施方案中，ALD层可以是通过使用包括硅(Si)前体和氧(O)源的ALD工艺形成的SiO2，ALD工艺具有将基底暴露于硅前体气体如硅烷并且然后暴露于氧化气体如臭氧(O3)中的循环工艺。沉积是基于非等离子体的或等离子体辅助的。(例如LTO-520(氨基硅烷化学品)或三(二甲基氨基)硅烷(3DMAS)或其他硅基前体，与臭氧或等离子体SiO2交替暴露，防止两种成分混合。在一个实施方案中，ALD是如下工艺：其中，常规化学气相沉积(CVD)工艺分为单独的沉积步骤，以通过在每个沉积步骤中依次沉积单个原子单层来构建薄膜。ALD技术基于通过化学吸附形成饱和单层反应前体分子的原理。典型的ALD工艺包括注入第一前体一段时间，直到在基底上形成饱和单层。然后，使用惰性气体从腔室中清除第一前体。接着将第二前体注入到腔室中，也持续一段时间，从而在第二前体与第一前体的反应中在晶片上形成层。然后，从腔室中清除第二前体。将引入第一前体、清除处理室、引入第二前体以及清除处理室的这种工艺重复多次以获得所需厚度的膜。然而，应认识到，本文中所描述的技术可以与替选的ALD工艺和设备一起使用。
类似地，在一个示例性实施方案中，ALD层可以是通过使用包括Si前体和氮(N)源的ALD工艺形成的SiN，ALD工艺具有将基底暴露于硅前体气体如硅烷并且然后通过热或等离子体活化暴露于含氮气体如氨(NH3)的循环工艺。沉积是基于非等离子体的或等离子体辅助的。
在一个实施方案中，可以通过单个ALD方法形成ALD层。在另一实施方案中，ALD层可以由两个(或更多个)不同层的复合物构成，每个层使用不同的ALD方法形成，以提供作为复合侧壁层的ALD层。例如，在作为多层的复合物的ALD层的一个实施方案中，ALD方法的第一复合层可以使用含有O或N(例如臭氧)的具有较低能量的反应物源形成，以产生膜同时使对下面的低K电介质层的损坏最小化。然后，ALD层的后续复合层可以使用较高能量的ALD方法形成，例如使用含有O和或N的等离子体来以与第一复合层相比增加沉积速率并调节膜性质(例如，更好的抗蚀刻性)。以这种方式，可以形成作为多层复合物的ALD层，并且可以以比第二层低的能量形成第一层。因此，在一个实施方案中，提供了如下方法：其中利用第一ALD方法和第二ALD方法将各种侧壁层中的至少一者形成为复合侧壁层，第一ALD方法形成下复合侧壁层以及第二ALD方法形成在下复合侧壁层上方的上复合侧壁层，第一ALD方法以比第二ALD方法低的能量执行。在一个实施方案中，下复合侧壁层通过非等离子体ALD方法形成，而上复合侧壁层通过等离子体ALD方法形成。
还应理解，本文中描述的各种蚀刻步骤可以以多种方式实现。例如，在一个示例性实施方案中，下硬掩模蚀刻步骤可以是基于碳氟化物化学品的等离子体蚀刻，并且低K电介质蚀刻步骤可以基于具有较低氟/碳比的碳氟化物化学品或者较高浓度的稀释气体化学品的等离子体蚀刻。如上所述，这些沉积和蚀刻实施例仅是示例性的，并且可以使用其他实施例。
应当理解，上面描述的工艺流程仅仅是示例性的，并且许多其他工艺和应用可以有利地利用本文中公开的技术。图10至图12示出了使用本文中描述的处理技术的示例性方法。应当理解，图10至图12的实施方案仅仅是示例性的，并且其他方法可以利用本文中描述的技术。此外，可以将另外的处理步骤添加到图10至图12所示的方法中，因为所描述的步骤不旨在是排他的。此外，步骤的顺序不限于附图中所示的顺序，因为可以出现不同的顺序和/或可以组合或同时执行各个步骤。
在图10中，示出了蚀刻基底以形成沟槽的方法。该方法包括在基底上提供第一图案化特征的步骤1005，以及在基底上提供低K电介质层的步骤1010，该低K电介质层在第一图案化特征下方。该方法还包括根据由第一图案化特征形成的沟槽图案蚀刻低K电介质层的第一部分的步骤1015。在蚀刻低K电介质层的第一部分之后，该方法包括在低K电介质层的露出的侧壁表面上形成第一侧壁层的步骤1020，形成第一侧壁层通过第一原子层沉积工艺来执行。在低K电介质层的露出的侧壁表面上形成第一侧壁层之后，该方法包括根据沟槽图案执行低K电介质层的第二蚀刻的步骤1025，第一侧壁层在低K电介质层的第二蚀刻期间保护低K电介质层的侧壁。
在图11中，示出了蚀刻基底以形成沟槽的方法。该方法包括在基底上提供第一图案化特征的步骤1105，以及在基底上提供低K电介质层的步骤1110，该低K电介质层在第一图案化特征下方。该方法还包括在第一图案化特征的至少侧壁上提供初始侧壁层的步骤1115。在于第一图案化特征的至少侧壁上提供初始侧壁层之后，该方法包括根据由第一图案化特征形成的沟槽图案蚀刻低K电介质层的第一部分的步骤1120。在蚀刻低K电介质层的第一部分之后，该方法包括执行通过原子层沉积工艺在低K电介质层的露出的侧壁表面上形成侧壁层然后进一步蚀刻低K电介质层的循环工艺直到在低K电介质层中形成沟槽的步骤1125，在露出的侧壁表面上形成侧壁层在低K电介质层的进一步蚀刻期间保护低K电介质层的侧壁。
在图12中，示出了蚀刻基底以形成沟槽的方法。该方法包括在基底上提供硬掩模层的步骤1205以及在基底上提供第一图案化特征的步骤1210，该第一图案化特征位于硬掩模层上方。该方法还包括在基底上提供低K电介质层的步骤1215，该低K电介质层位于硬掩模层下方，以及通过第一原子层沉积工艺在第一图案化特征的至少侧壁上提供第一侧壁层的步骤1220。在于第一图案化特征的至少侧壁上提供第一侧壁层之后，该方法包括根据由第一图案化特征形成的沟槽图案蚀刻硬掩模层的步骤1225，蚀刻硬掩模层将沟槽图案复制在硬掩模层中并且露出硬掩模层的侧壁。该方法还包括通过第二原子层沉积工艺在硬掩模层的至少侧壁上提供第二侧壁层的步骤1230。在于硬掩模层的至少侧壁上提供第二侧壁层之后，该方法包括根据复制在硬掩模层中的沟槽图案蚀刻低K电介质层的一部分的步骤1235。在蚀刻低K电介质层的一部分之后，该方法包括执行通过另外的原子层沉积工艺在低K电介质层的露出的侧壁表面上形成侧壁层然后进一步蚀刻低K电介质层的循环工艺直到在低K电介质层中形成沟槽的步骤1240，在低K电介质层的露出的侧壁表面上形成侧壁层在低K电介质层的进一步蚀刻期间保护低K电介质层的侧壁。
鉴于本说明书，本发明的进一步修改和替选实施方案对于本领域技术人员而言将是明显的。因此，该描述仅被解释为说明性的，并且是为了教导本领域技术人员执行本发明的方式的目的。应理解，本文中所示出和所描述的本发明的形式和方法将被视为目前优选的实施方案。等效技术可以代替本文所示出的和所描述的那些技术，并且本发明的某些特征可以独立于其他特征的使用而被利用，所有这些对于本领域技术人员在受益于本发明的描述之后将是明显的。

Claims (21)

1.一种蚀刻基底以形成沟槽的方法，所述方法包括：
在所述基底上提供第一图案化特征；
在所述基底上提供低k电介质层，所述低k电介质层在所述第一图案化特征下面；
根据由所述第一图案化特征形成的沟槽图案蚀刻所述低k电介质层的第一部分；
在蚀刻所述低k电介质层的所述第一部分之后，在所述低k电介质层的露出的侧壁表面上形成第一侧壁层，所述第一侧壁层的形成通过第一原子层沉积工艺执行；以及
在所述低k电介质层的露出的侧壁表面上形成所述第一侧壁层之后，根据所述沟槽图案执行所述低k电介质层的第二蚀刻，所述第一侧壁层在所述低k电介质层的所述第二蚀刻期间保护所述低k电介质层的侧壁。
2.根据权利要求1所述的方法，其中在所述低k电介质层的所述第二蚀刻之后，在所述低k电介质层的露出的侧壁表面上形成第二侧壁层，所述第二侧壁层的形成通过第二原子层沉积工艺执行。
3.根据权利要求2所述的方法，其中在所述低k电介质层的露出的侧壁表面上形成所述第二侧壁层之后，根据所述沟槽图案执行所述低k电介质层的第三蚀刻，所述第二侧壁层在所述低k电介质层的所述第三蚀刻期间保护所述低k电介质层的侧壁。
4.根据权利要求3所述的方法，其中在所述低k电介质层的所述第三蚀刻之后，在所述低k电介质层的露出的侧壁表面上形成第三侧壁层，所述第三侧壁层的形成通过第三原子层沉积工艺执行。
5.根据权利要求4所述的方法，其中在所述低k电介质层的露出的侧壁表面上形成所述第三侧壁层之后，根据所述沟槽图案执行所述低k电介质层的第四蚀刻，所述第三侧壁层在所述低k电介质层的所述第四蚀刻期间保护所述低k电介质层的侧壁。
6.根据权利要求5所述的方法，还包括在所述图案化特征的至少侧壁上形成图案化特征侧壁层，所述图案化特征侧壁层通过初始原子层沉积工艺执行，所述图案化特征侧壁层在所述低k电介质层的第一部分的蚀刻之前执行。
7.根据权利要求5所述的方法，其中所述第一侧壁层、所述第二侧壁层和所述第三侧壁层由相同材料形成。
8.根据权利要求7所述的方法，其中所述相同材料是硅氧化物或硅氮化物。
9.根据权利要求3所述的方法，还包括在所述图案化特征的至少侧壁上形成图案化特征侧壁层，所述图案化特征侧壁层通过初始原子层沉积工艺执行，所述图案化特征侧壁层在所述低k电介质层的第一部分的蚀刻之前执行。
10.一种蚀刻基底以形成沟槽的方法，所述方法包括：
在所述基底上提供第一图案化特征；
在所述基底上提供低k电介质层，所述低k电介质层在所述第一图案化特征下方；
在所述第一图案化特征的至少侧壁上提供初始侧壁层；
在所述第一图案化特征的至少侧壁上提供所述初始侧壁层之后，根据由所述第一图案化特征形成的沟槽图案来蚀刻所述低k电介质层的第一部分；以及
在蚀刻所述低k电介质层的所述第一部分之后，执行通过原子层沉积工艺在所述低k电介质层的露出的侧壁表面上形成侧壁层然后进一步蚀刻所述低k电介质层的循环工艺直至在所述低k电介质层中形成所述沟槽，所述在露出的侧壁表面上形成侧壁层在所述低k电介质层的进一步蚀刻期间保护所述低k电介质层的侧壁。
11.根据权利要求10所述的方法，其中在所述第一图案化特征的至少侧壁上的所述初始侧壁层和在所述低k电介质层的露出的侧壁表面上的所述侧壁层由相同材料形成。
12.根据权利要求10所述的方法，其中在所述第一图案化特征的至少侧壁上的所述初始侧壁层和在所述低k电介质层的露出的侧壁表面上的所述侧壁层由硅氧化物或硅氮化物形成。
13.根据权利要求10所述的方法，其中发生所述循环工艺的至少两个循环。
14.根据权利要求13所述的方法，其中在所述循环工艺期间形成的所述侧壁全部由相同材料形成。
15.根据权利要求14所述的方法，其中所述相同材料是硅氧化物或硅氮化物。
16.一种蚀刻基底以形成沟槽的方法，所述方法包括：
在所述基底上提供硬掩模层；
在所述基底上提供第一图案化特征，所述第一图案化特征位于所述硬掩模层上方；
在所述基底上提供低k电介质层，所述低k电介质层位于所述硬掩模层下方；
经由第一原子层沉积工艺在所述第一图案化特征的至少侧壁上提供第一侧壁层；
在所述第一图案化特征的至少侧壁上提供所述第一侧壁层之后，根据由所述第一图案化特征形成的沟槽图案来蚀刻所述硬掩模层，所述蚀刻所述硬掩模层将所述沟槽图案复制在所述硬掩模层中并且露出所述硬掩模层的侧壁；
经由第二原子层沉积工艺在所述硬掩模层的至少侧壁上提供第二侧壁层；
在所述硬掩模层的至少侧壁上提供所述第二侧壁层之后，根据复制在所述硬掩模层中的所述沟槽图案来蚀刻部分所述低k电介质层；以及
在蚀刻部分所述低k电介质层之后，执行通过附加原子层沉积工艺在所述低k电介质层的露出的侧壁表面上形成侧壁层然后进一步蚀刻所述低k电介质层的循环工艺直至在所述低k电介质层中形成所述沟槽，所述在所述低k电介质层的露出的侧壁表面上形成侧壁层在所述低k电介质层的所述进一步蚀刻期间保护所述低k电介质层的侧壁。
17.根据权利要求16所述的方法，其中所述沟槽与金属化层对准。
18.根据权利要求16所述的方法，其中在所述低k电介质层的露出的侧壁表面上的所述侧壁层全部由第一材料形成。
19.根据权利要求18所述的方法，其中所述第一材料是SiO2或SiN。
20.根据权利要求19所述的方法，其中所述第一侧壁层和所述第二侧壁层均由所述第一材料形成。
21.根据权利要求16所述的方法，其中利用第一原子层沉积法和第二原子层沉积法将选自所述第一侧壁层、所述第二侧壁层或所述低k电介质层的露出的侧壁表面上的所述侧壁层中至少一者形成为复合侧壁层，所述第一原子层沉积法形成下复合侧壁层，并且所述第二原子层沉积法在所述下复合侧壁层上方形成上复合侧壁层，所述第一原子层沉积法与所述第二原子层沉积法相比以更低的能量执行。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113808929A (zh) * 2020-06-12 2021-12-17 中微半导体设备(上海)股份有限公司 一种半导体结构的形成方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11121027B2 (en) * 2017-12-08 2021-09-14 Tokyo Electron Limited High aspect ratio via etch using atomic layer deposition protection layer
CN111128865A (zh) * 2019-12-18 2020-05-08 华虹半导体(无锡)有限公司 大马士革互连制程工艺
US11424120B2 (en) 2021-01-22 2022-08-23 Tokyo Electron Limited Plasma etching techniques

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205226B1 (en) * 2005-02-24 2007-04-17 Lam Research Corporation Sacrificial layer for protection during trench etch
US20100308444A1 (en) * 2009-06-04 2010-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Manufacturing an Electronic Device
US20130344699A1 (en) * 2012-06-22 2013-12-26 Tokyo Electron Limited Sidewall protection of low-k material during etching and ashing
CN105097663A (zh) * 2014-05-15 2015-11-25 台湾积体电路制造股份有限公司 具有气隙结构的半导体器件及其制造方法
US20160099174A1 (en) * 2014-10-01 2016-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an interconnect structure for a semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1723549B (zh) * 2002-10-11 2012-01-18 兰姆研究有限公司 增强等离子体蚀刻性能的方法
KR100571657B1 (ko) * 2003-12-15 2006-04-17 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성 방법
US7338893B2 (en) 2005-11-23 2008-03-04 Texas Instruments Incorporated Integration of pore sealing liner into dual-damascene methods and devices
US8551877B2 (en) * 2012-03-07 2013-10-08 Tokyo Electron Limited Sidewall and chamfer protection during hard mask removal for interconnect patterning
US8809185B1 (en) * 2013-07-29 2014-08-19 Tokyo Electron Limited Dry etching method for metallization pattern profiling
US20150091172A1 (en) * 2013-10-01 2015-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Pore sealing techniques for porous low-k dielectric interconnect
US9613852B2 (en) 2014-03-21 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method making the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205226B1 (en) * 2005-02-24 2007-04-17 Lam Research Corporation Sacrificial layer for protection during trench etch
US20100308444A1 (en) * 2009-06-04 2010-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Manufacturing an Electronic Device
US20130344699A1 (en) * 2012-06-22 2013-12-26 Tokyo Electron Limited Sidewall protection of low-k material during etching and ashing
CN105097663A (zh) * 2014-05-15 2015-11-25 台湾积体电路制造股份有限公司 具有气隙结构的半导体器件及其制造方法
US20160099174A1 (en) * 2014-10-01 2016-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an interconnect structure for a semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113808929A (zh) * 2020-06-12 2021-12-17 中微半导体设备(上海)股份有限公司 一种半导体结构的形成方法

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