CN113611655A - 半导体结构及其制作方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其制作方法，包括形成一第一介电层于一基底上，在该第一介电层中形成多个第一互连结构，在该多个第一互连结构之间的该第一介电层中形成至少一沟槽，进行一溅镀沉积制作工艺于该第一介电层上形成一第二介电层，其中该第二介电层至少部分封口该沟槽中的一气隙，以及于该第二介电层上形成一第三介电层。

Description

半导体结构及其制作方法
技术领域
本发明涉及一种半导体结构及其制作方法，特别是涉及一种包括设置在互连结构之间的气隙的半导体结构及其制作方法。
背景技术
随着半导体制作工艺的进步，半导体集成电路(integrated circuit,IC)的电路元件与互连结构的尺寸和间距逐渐微缩以提高单位面积的元件密度。然而，尺寸和间距的微缩会造成互连结构的阻值上升以及互连结构之间的寄生电容变大，导致集成电路的电阻-电容延迟效应(resistance-capacitance time delay,RC delay)更为显著。RC延迟效应会减慢运算速度，影响到集成电路的效能。
现有技术改善RC延迟效应的方法包括使用低阻值金属材料(例如铜)来制作互连结构，并搭配使用低介电常数(low-k)介电材料来制作互连结构之间的绝缘层。一些先进制作工艺中，例如超大型集成电路(ultra large scale integration,ULSI)，也发展出在互连结构形成设置气隙(air gap)以更降低寄生电容而达到低RC延迟的需求。然而，上述现有技术仍存在待改善的问题，例如气隙尺寸不足而难以有效地降低寄生电容，或者气隙周围的低介电常数(low-k)介电材料支撑力不足导致结构坍塌的问题。
发明内容
有鉴于此，本发明目的在于提供一种半导体结构及其制作方法，主要利用氧化硅层来至少部分封口(seal)设置在互连结构之间气隙，可达到降低寄生电容进而改善RC延迟效应的技术功效，并可同时减少结构坍塌的问题。
为达上述目的，本发明一实施例提供了一种半导体结构的制作方法，步骤包括形成一第一介电层于一基底上；在该第一介电层中形成多个第一互连结构；在该多个第一互连结构之间的该第一介电层中形成至少一沟槽；进行一溅镀沉积制作工艺以于该第一介电层上形成一第二介电层，其中该第二介电层至少部分封口该沟槽中的一气隙；在该第二介电层上形成一第三介电层。
本发明另一实施例提供了一种半导体结构的制作方法，步骤包括形成一第一介电层于一基底上；在该第一介电层中形成多个第一互连结构；在该多个第一互连结构之间的该第一介电层中形成至少一沟槽；进行一溅镀沉积制作工艺以于该第一介电层上形成一第二介电层并且封口该沟槽中的一气隙；对该第二介电层进行一平坦化制作工艺。
本发明又另一实施例提供了一种半导体结构，包括一第一介电层设置在一基底上，多个第一互连结构设置在该第一介电层中，一氧化硅层设置在该第一介电层上并且延伸至该多个互连结构之间以至少部分封口一气隙，以及一低介电常数(low-k)介电层设置在该氧化硅层上。
附图说明
图1、图2、图3、图4、图5、图6、图7和图8为本发明一实施例的半导体结构的制作方法步骤剖面示意图；
图4A为图4所示步骤的一种变化型的示意图；
图4B为图4所示步骤的另一种变化型的示意图；
图9为本发明另一实施例的半导体结构的剖面示意图；
图10为本发明又另一实施例的半导体结构的剖面示意图。
主要元件符号说明
10 基底
12 绝缘结构
14 主动(有源)区
16 蚀刻停止层
18 层间介电层
19 接触插塞
20 第一介电层
22 蚀刻停止层
24 介电材料层
26 第一互连结构
32 蚀刻停止层
33 硬掩模层
33a 第二开口
34 光致抗蚀剂层
34a 第一开口
36 沟槽
38 第二介电层
40 气隙
42 第三介电层
42a 表面
38a 突出部
38b 表面
44 第二互连结构
44a 插塞部
44b 绕线部
100 半导体元件
102 栅极结构
103 栅极介电层
104 源极/漏极区
D1 距离
E1 第一蚀刻步骤
E2 第二蚀刻步骤
P1 溅镀沉积制作工艺
P2 沉积制作工艺
P3 平坦化制作工艺
W1 宽度
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。在不悖离本发明的范围内，可做结构、逻辑和电性上的修改，而应用在其他实施例上。本发明的各附图只是示意图，其详细的比例可在不悖离本发明的情况下依照设计的需求进行调整。
下文使用的术语「低介电常数(low-k)介电材料」是指介电常数小于氧化硅(SiO2)的介电常数的介电材料。本发明的low-k介电材料可具有介电常数不大于3.5，例如介于2.5至3.5之间。适用的low-k介电材料例如可包括氟化硅玻璃(FSG)、氟碳掺杂氧化硅(SiCOF)、碳氢掺杂氧化硅(SiCOH)、氢化碳氮化硅(hydrogenated silicon carbonitride,SiCN:H)、氢化碳化硅(hydrogenated silicon carbooxid)、
Figure BDA0003112192070000041
聚酰亚胺(polyimide)、有机硅玻璃(organosilicate glass,OSG)、聚对二甲苯(parylene)、二甲基硅氧烷(methylsiloxane-silica)、聚甲基丙烯甲酯(PMMA)、
Figure BDA0003112192070000042
有机硅玻璃(organosilicate glass,OSG)、氢化硅倍半氧烷.(hydrogen silsesquioxane,HSQ)、甲基硅倍半氧烷(methylsilsesquioxane,MSQ)等，但不限于此。
下文使用的术语「气隙」(air gap)是指由被一层或多层介电层封口而被密封在半导体结构中的空隙，该空隙可以是真空，或者至少部分地填充有空气或惰性气体。虽然下文实施例的气隙是形成在相邻互连结构之间的沟槽中，但本发明可的气隙可形成在半导体结构的其他位置，并不限于实施例的态样。
请参考图1、图2、图3、图4、图5、图6、图7和图8，所绘示为根据本发明一实施例的半导体结构的制作方法步骤剖面示意图。如图1所示，首先提供一基底10，例如是硅基底、外延硅基底、硅锗(SiGe)基底、碳化硅(SiC)基底或硅覆绝缘基底(silicon-on-insulator,SOI)等半导体基底，但不限于此。基底10上依序设有蚀刻停止层16、层间介电层18，以及第一介电层20。
基底10内可包括绝缘结构12、主动区14，以及形成在主动区14的半导体元件100。举例来说，半导体元件100可为一种金属氧化物半导体场效晶体管(metal oxidesemconductor field effect transistor,MOSFET)，其包括定义在基底10的主动区14、设置在主动区14上的栅极结构102、设置在栅极结构102两侧的主动区14内的源极/漏极区104，以及设置在基底10和栅极结构102之间的栅极介电层103。基底10中还可包括其他主动或被动(无源)元件，例如但不限于二极管、栅流体、存储器、发光元件、电阻、电容、或电感等，为了简化图示并未绘示于图中。
蚀刻停止层16覆盖在基底10及栅极结构102上，然后层间介电层18再全面性地覆盖在蚀刻停止层16上并且具有被平坦化(planarization)的表面以便于制作其上方的结构，例如互连结构。层间介电层18内可设有多个接触插塞19，其中接触插塞19的下端穿过蚀刻停止层16并且与半导体元件100电连接。虽然图中仅绘示出设置在源极/漏极区104上的接触插塞19，应理解栅极结构102的适当区域上也可设有接触插塞(图未示)。蚀刻停止层16可在制作接触插塞19的蚀刻步骤中作为蚀刻停止层以控制蚀刻深度。在一些实施例中，蚀刻停止层16还可根据半导体元件100的种类而具有合适的应力(stress)，以调整半导体元件100的性能。例如，当半导体元件100为P导电型晶体管时，蚀刻停止层16可包括收缩应力(compressive)，当半导体元件100为N导电型晶体管时，蚀刻停止层16可包括拉伸(tensile)应力。蚀刻停止层16可包括单层或多层结构，材料可包括碳掺杂氧化物(carbondoped oxide,CDO)、碳硅氧化物(SiOC)，氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)，或氮掺杂碳化硅(nitride doped silicon carbide,NDC)，但不限于此。根据本发明一实施例，蚀刻停止层16可包括氮化硅(SiN)。层间介电层18可包括介电材料，例如氧化硅(SiO2)、未掺杂硅玻璃(USG)、氟掺杂硅玻璃层(FSG)、low-k介电材料或其他合适的介电材料。根据本发明一实施例，层间介电层18可包括氧化硅(SiO2)。接触插塞19的材料可包括金属，例如钴(Co)、铜(Cu)、铝(Al)、钨(W)、镍(Ni)、铂(Pt)、钽(Ta)、钛(Ti)、上述材料的化合物、复合层或合金，但不限于此。根据本发明一实施例，接触插塞19可包括钨(W)。
第一介电层20主要包括介电材料层24，并且可选择性地包括蚀刻停止层22位于介电材料层24和层间介电层18之间。介电材料层24可包括介电材料，例如可包括low-k介电材料。蚀刻停止层22需选用不同于介电材料层24的材料，并且与介电材料层24具有蚀刻选择性的材料。例如，蚀刻停止层22可包括氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)，或氮掺杂碳化硅(nitride doped silicon carbide,NDC)，但不限于此。根据本发明一实施例，蚀刻停止层22可包括碳氮化硅(SiCN)。
可利用现有的光刻、蚀刻、薄膜沉积等半导体制作工艺于第一介电层20内形成多个第一互连结构26。第一互连结构26的下端穿过蚀刻停止层22并且与接触插塞19直接接触并电连接。第一互连结构26可包括金属，例如钴(Co)、铜(Cu)、铝(Al)、钨(W)、镍(Ni)、铂(Pt)、钽(Ta)、钛(Ti)、上述材料的化合物、复合层或合金，但不限于此。根据本发明一实施例，第一互连结构26可包括铜(Cu)。如图1所示，第一互连结构26的底部可略低于蚀刻停止层22的底面而延伸至层间介电层18上部中。应理解，第一介电层20还可包括用来绕线的其他第一互连结构(图未示)，且下端未与接触插塞19接触。
如图2所示，接着于介电材料层24上依序形成蚀刻停止层32、硬掩模层33，以及光致抗蚀剂层34，然后图案化光致抗蚀剂层34以形成第一开口34a显露出部分硬掩模层33。蚀刻停止层32的材料可参考蚀刻停止层16可选用的材料，在此不再重述。根据本发明一实施例，蚀刻停止层32可包括氮化硅(SiN)，硬掩模层33的材料可包括氮化钛(TiN)。
如图3所示，接着进行一第一蚀刻步骤E1，通过第一开口34a蚀刻硬掩模层33，以于硬掩模层33中形成第二开口33a显露出部分蚀刻停止层32。
如图4所示，接着进行一第二蚀刻步骤E2，通过第一开口34a和第二开口33a对蚀刻停止层32和第一介电层20进行蚀刻，以于第一互连结构26之间的第一介电层20中形成至少一沟槽36。如图4所示，第二蚀刻步骤E2可蚀穿第一介电层20并继续往下蚀穿蚀刻停止层22直到层间介电层18，因此沟槽36的底部可延伸至层间介电层18的上部中，且与第一互连结构26的底部大致上齐平，或略高于第一互连结构26的底部。在其他实施例中，如图4A所示，也可选择使第二蚀刻步骤E2蚀穿第一介电层20但不蚀穿蚀刻停止层22，使沟槽36的底部停止在蚀刻停止层22上；或者如图4B所示使第二蚀刻步骤E2不蚀穿第一介电层20，使沟槽36的底部停止在第一介电层20的介电材料层24中。根据本发明一实施例，沟槽36并未显露出第一互连结构26的任何部分，第一互连结构26的侧壁被第一介电层20覆盖，并未自沟槽36显露出来。
如图5所示，接着完全移除剩余的光致抗蚀剂层34及硬掩模层33，显露出蚀刻停止层32的表面。
如图6所示，接着进行一溅镀沉积制作工艺P1于第一介电层20上形成第二介电层38。部分第二介电层38可填入沟槽36内并覆盖沟槽36的侧壁及底面。溅镀沉积制作工艺P1可例如是离子束溅镀(ion-beam sputtering)、离子辅助沉积(ion-assisteddeposition)、反应式溅镀(reactive sputtering)、高功率脉冲磁控溅镀(high-powerimpulse magnetron sputtering,HIPIMS)，或辉光放电溅镀(glow sputtering)等技术，主要是将基底10置于反应腔内，然后以高频加速的气体离子例如氩(Ar)离子轰击靶材，将靶材表面的原子、分子击出而沉积在基底10表面上。根据本发明一实施例，第二介电层38可为一氧化硅(SiO2)层，靶材可为氧化硅靶材或其他合适的材料构成的靶材，并且可选择性地通入氧气(O2)至反应腔，与靶材被击出的原子、分子进行反应以获得第二介电层38。值得注意的是，本发明利用溅镀沉积制作工艺P1形成的第二介电层38于垂直方向的沉积速率明显低于水平方向的沉积速率，且较不易填入沟槽36，因此可在沟槽36侧壁及/或底面上的第二介电层38厚度仍较薄时就在沟槽36的开口上形成明显的突出部(overhang)38a，以在沟槽36内获得被突出部38a至少部分封口(partially sealing)的气隙40。根据本发明一实施例，溅镀沉积制作工艺P1较佳进行至突出部38a之间的距离D1小于或等于开口的宽度W1的1/4才停止。
如图7所示，接着可进行另一沉积制作工艺P2，以于第二介电层38上形成第三介电层42，并用第三介电层42完全封口气隙40。然后，可对第三介电层42进行一平坦化制作工艺P3直到获得平坦的表面42a。沉积制作工艺P2可例如是化学气相沉积制作工艺(CVD)、等离子体辅助化学气相沉积制作工艺(PECVD)、旋涂制作工艺(spin-on)，但不限于此。根据本发明一实施例，沉积制作工艺P2是化学气相沉积制作工艺(CVD)，第三介电层42可为一低介电常数(low-k)介电层。
如图8所示，接着可利用现有的光刻、蚀刻、薄膜沉积等半导体制作工艺，在第二介电层38和第三介电层42中形成多个第二互连结构44。如图8所示，第二互连结构44可包括插塞部44a以及位于插塞部44a上的绕线部44b，其中插塞部44a的下端穿过第二介电层38和蚀刻停止层32并且与第一互连结构26直接接触并电连接，绕线部44b的上端则自第三介电层42显露出来并且大致上与第三介电层42的表面42a齐平。部分绕线部44b的上端可与后续制作的上层互连结构(图未示)电连接。第二互连结构44的材料可包括金属，例如钴(Co)、铜(Cu)、铝(Al)、钨(W)、镍(Ni)、铂(Pt)、钽(Ta)、钛(Ti)、上述材料的化合物、复合层或合金，但不限于此。根据本发明一实施例，第二互连结构44可包括铜(Cu)。
请继续参考图8。根据本发明一实施例提供的半导体结构，其包括一基底10以及设置在基底10上的第一介电层20。第一介电层20和基底10之间可包括多层结构，例如可包括蚀刻停止层16及层间介电层18。多个第一互连结构26设置在第一介电层20中。至少一沟槽36位于第一互连结构26之间的第一介电层20中。第二介电层38(例如是一氧化硅层)设置在第一介电层20上，并且延伸至第一互连结构26之间的沟槽36中以部分封口(seal)一气隙40。第三介电层42(例如是一低介电常数(low-k)介电层)设置在第二介电层38上，与第二介电层38共同封口(seal)气隙40。本发明以材质为氧化硅(较具支撑力)的第二介电层38搭配材质为低介电常数(low-k)介电材料(较不具支撑力)的第三介电层42来封口气隙40并作为互连结构之间的绝缘层，可达到降低寄生电容、改善RC延迟效应的技术功效，并且相较于现有技术主要以低介电常数(low-k)介电层来封口气隙40并作为互连结构之间的绝缘层，本发明还可减少结构坍塌的风险。此外，本发明利用溅镀沉积制作工艺P1来制作第二介电层38，当形成在沟槽36侧壁及/或底面上的第二介电层38厚度仍较薄时就可获得明显的突出部(overhang)38a帮助后续气隙40的封口，因此较容易获得体积较大的气隙40，有助于更降低寄生电容。在一些实施例中，如图8所示，第二介电层38可完全覆盖沟槽36的侧壁及底面，因此第一介电层20不会与气隙40直接接触。应理解在其他实施例中第二介电层38可仅部分覆盖沟槽36的侧壁及底面，因此第一介电层20、蚀刻停止层22，及/或层间介电层18可与气隙40直接接触。
下文将针对本发明的不同实施例进行说明。为简化说明，以下说明主要描述各实施例不同之处，而不再对相同之处作重复赘述。各实施例中相同的元件系以相同的标号进行标示，以利于各实施例间互相对照。
请参考图9，所绘示为根据本发明另一实施例的半导体结构的剖面示意图。与图8所示实施例不同之处在于，图9实施例中溅镀沉积制作工艺P1(参考图6)是进行至沟槽36两侧的第二介电层38的突出部38a(参考图6)互相接触而完全封口气隙40。换言之，本实施例中，气隙40是由第二介电层38完全封口，且不会与第三介电层42直接接触。
请参考图10，所绘示为根据本发明又另一实施例的半导体结构的剖面示意图。与图8所示实施例不同之处在于，图10实施例中，沟槽36内的气隙40被第二介电层38完全封口后溅镀沉积制作工艺P1(参考图6)仍继续进行直到第一介电层20上的第二介电层38的厚度足够用来制作第二互连结构44。接着对第二介电层38进行平坦化制作工艺获得平坦的表面38b，然后于第二介电层38中形成第二互连结构44，其中互连结构44的顶面会与第二介电层38的表面38b齐平。本实施例以材料为氧化硅的第二介电层38来封口气隙40并同时作为第二互连结构44之间的绝缘层，可更提高半导体结构的支撑性。
综合以上，本发明提供的半导体结构及其制作方法，利用溅镀沉积制作工艺P1来制作第二介电层38，当形成在沟槽36侧壁及/或底面上的第二介电层38厚度仍较薄时就可获得明显的突出部(overhang)38a帮助气隙40封口，因此较容易获得体积较大的气隙40，有助于获得更低的寄生电容。另外，本发明一实施例中以材质为氧化硅(较具支撑力)的第二介电层38搭配材质为低介电常数(low-k)介电材料(较不具支撑力)的第三介电层42来封口气隙并作为互连结构之间的绝缘层，或者在另一实施例中完全用材质为氧化硅的第二介电层38来封口气隙并作为互连结构之间的绝缘层，可避免支撑力不足导致的结构坍塌的问题。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体结构的制作方法，包括:
形成第一介电层于基底上；
在该第一介电层中形成多个第一互连结构；
在该多个第一互连结构之间的该第一介电层中形成至少一沟槽；
进行溅镀沉积制作工艺以在该第一介电层上形成第二介电层，其中该第二介电层至少部分封口该沟槽中的气隙；以及
在该第二介电层上形成第三介电层。
2.如权利要求1所述的半导体结构的制作方法，其中该第二介电层的材料包括氧化硅。
3.如权利要求1所述的半导体结构的制作方法，其中该第三介电层包括低介电常数(low-k)介电材料。
4.如权利要求1所述的半导体结构的制作方法，其中该沟槽并未显露出该多个第一互连结构的任何部分。
5.如权利要求1所述的半导体结构的制作方法，其中该第一介电层包括低介电常数(low-k)介电材料。
6.如权利要求1所述的半导体结构的制作方法，其中该第二介电层完全封口该气隙。
7.如权利要求1所述的半导体结构的制作方法，其中该第二介电层部分封口该气隙，且该第三介电层完全封口该气隙。
8.如权利要求1所述的半导体结构的制作方法，另包括:
对该第三介电层进行平坦化制作工艺；以及
形成多个第二互连结构穿过该第三介电层及该第二介电层并且与该多个第一互连结构直接接触。
9.如权利要求1所述的半导体结构的制作方法，其中形成该沟槽的步骤包括:
在该第一介电层上形成硬掩模层；
在该硬掩模层上形成光致抗蚀剂层，其中该光致抗蚀剂层包括第一开口显露出部分该硬掩模层；
通过该第一开口蚀刻该硬掩模层，以在该硬掩模层中形成第二开口；
通过该第一开口以及该第二开口蚀刻该第一介电层以形成该沟槽；以及
完全移除该光致抗蚀剂层及该硬掩模层。
10.如权利要求9所述的半导体结构的制作方法，其中该硬掩模层的材料包括氮化钛(TiN)。
11.一种半导体结构的制作方法，包括:
形成第一介电层于基底上；
在该第一介电层中形成多个第一互连结构；
在该多个第一互连结构之间的该第一介电层中形成至少一沟槽；
进行溅镀沉积制作工艺以于该第一介电层上形成第二介电层并且封口该沟槽中的气隙；以及
对该第二介电层进行平坦化制作工艺。
12.如权利要求11所述的半导体结构的制作方法，其中该第二介电层的材料包括氧化硅。
13.如权利要求11所述的半导体结构的制作方法，其中该沟槽并未显露出该多个第一互连结构的任何部分。
14.如权利要求11所述的半导体结构的制作方法，另包括形成多个第二互连结构穿过该第二介电层并且与该多个第一互连结构直接接触。
15.如权利要求11所述的半导体结构的制作方法，其中形成该沟槽的步骤包括:
在该第一介电层上形成硬掩模层；
在该硬掩模层上形成光致抗蚀剂层，其中该光致抗蚀剂层包括第一开口显露出部分该硬掩模层；
通过该第一开口蚀刻该硬掩模层，以于该硬掩模层中形成第二开口；
通过该第一开口以及该第二开口蚀刻该第一介电层以形成该沟槽；以及
完全移除该光致抗蚀剂层及该硬掩模层。
16.如权利要求15所述的半导体结构的制作方法，其中该硬掩模层的材料包括氮化钛(TiN)。
17.一种半导体结构，包括:
第一介电层，设置在基底上；
多个第一互连结构，设置在该第一介电层中；
氧化硅层，设置在该第一介电层上并且延伸至该多个互连结构之间以至少部分封口气隙；以及
低介电常数(low-k)介电层，设置在该氧化硅层上。
18.如权利要求17所述的半导体结构，其中该多个互连结构与该氧化硅层由该第一介电层区隔开，未直接接触。
19.如权利要求17所述的半导体结构，其中该氧化硅层完全封口该气隙。
20.如权利要求17所述的半导体结构，其中该氧化硅层及该低介电常数(low-k)介电层共同封口该气隙。
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