KR20010030171A - 집적 회로 및 이중 다마스커스 구조를 구비한 집적 회로를제조하는 방법 - Google Patents

집적 회로 및 이중 다마스커스 구조를 구비한 집적 회로를제조하는 방법 Download PDF

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Abstract

본 발명은 이중 다마스커스 구조를 형성하는 방법에 관한 것이다. 상기 방법은 두 개의 마스크가 스택 위에 형성된 스톱층과 절연층을 포함하는 스택을 형성하는 단계를 포함한다. 상기 두 개의 마스크 중 하나는 절연층에 비아 또는 접촉 개구를 형성하기 위하여 이용되고, 제 2 마스크는 절연층 내의 상호접속을 위해서 그루브를 형성도록 이용된다. 다른 실시예에 있어서, 그루브는 비아 또는 접촉 개구 전에 형성된다.

Description

집적 회로 및 이중 다마스커스 구조를 구비한 집적 회로를 제조하는 방법{A Process For Manufacturing An Integrated Circuit Including A Dual Damascene Structure And An Integrated Circuit}
본 발명은 집적 회로 특히, 집적 회로 내에 이중 다마스커스 구조를 형성하는 처리 방법에 관한 것이다.
단일 다마스커스는 집적 회로를 위한 상호접속 제조 방법이고, 그루브(groove)는 절연층에 형성되어 상호접속부를 위해 전도성 물질로 채워진다. 이중 다마스커스는 다층 상호접속부 제조 방법이고, 단일 다마스커스의 그루브를 형성하기 위하여 부가적으로 전도성 접촉(또는, 비아) 개구가 절연층에 형성된다. 전도성 물질은 그루브와 전도성 접촉(또는, 비아) 개구에 형성된다.
하나의 표준 이중 다마스커스 제조 방법에 있어서, 제 1 옥사이드 층은 전도성 구조체 위에 증착된다. 하드 마스크는 제 1 옥사이드 층위에 형성되고, 제 1 패턴화된 포토레지스트 층은 하드 마스크 위에 형성된다. 하드 마스크는 패턴화된 것처럼 제 1 포토레지스트 층을 이용하여 패턴화된다. 제 1 포토레지스트 층이 제어되어 제 2 옥사이드 층은 하드 마스크 위에 형성된다.
제 2 패턴화된 포토레지스트 층은 제 2 옥사이드 층위에 형성된다. 제 1 옥사이드 층 및 제 2 옥사이드 층은 이중 다마스커스 개구를 형성하도록 에칭된다. 제 1 옥사이드 층은 패턴화으로서 하드 마스크를 이용하고, 에칭 스톱으로서 전도성 구조체를 이용하여 에칭된다. 제 2 옥사이드 층은 패턴화으로서 제 2 포토레지스트 층을 이용하고, 에칭 스톱으로서 마스크를 이용하여 에칭된다. 그 뒤, 제 2 포토레지스트 층이 제거된다.
이러한 제조 방법은 이중 다마스커스 구조를 형성하기 위하여 다른 단계의 콤비네이션을 포함한다. 예를 들면, 하드 마스크는 제 2 유전층을 형성하기전에 패턴화된다. 따라서, 부분적으로 제조된 집적 회로는 다른 증착을 실행하는 다른 방법 시스템과 패턴화된 단계에 전송된다.
다른 이중 다마스커스 제조 방법에 있어서, 유전체는 제 1 포토레지스트를 이용하여 패턴 형성된다. 제 1 포토레지스트가 제거되고, 유전체는 제 2 포토레지스트를 이용하여 다시 패턴화된다. 비아 및 그루브는 다른 패턴화 단계를 이용하여 형성된다. 이러한 방법은 그루브의 깊이를 제어하기 위하여 시간 조정된 에칭을 이용한다. 상기 방법은 제어에 어려움이 많다. 따라서, 이중 다마스커스 구조를 형성하는 방법의 복잡성을 감소시키기 위한 방법의 개발이 요구되어왔다.
본 발명은 이중 다마스커스 구조를 형성하는 방법에 관한 것이다. 상기 방법은 두 개의 마스크가 스택(stack) 위에 형성된 스톱층과 절연층을 포함하는 스택의 형성을 포함한다. 상기 마스크 중 하나는 절연층에 비아 또는 접촉 개구를 형성하기 위하여 이용된다. 다른 실시예에서, 그루브는 비아 또는 접촉 개구보다 먼저 형성된다.
스택 형성 후에 두 개의 마스크 층을 이용함으로써, 시스템사이의 부분 제조된 집적 회로의 이동 및 여러 처리 단계들을 감소시킬 수 있다. 다시 말해서, 절연층 및 에칭 스톱을 형성하고 이어서, 이중 다마스커스 구조를 형성하도록 패턴화된다. 또한, 절연층과 에칭 중단은 챔버의 클러스터 또는 동일한 챔버에 형성된다. 더 나아가, 하나이상의 레지스트 스트립 방법을 피할 수도 있다.
도 1은 본 발명의 실시예에 따라 집적 회로를 제조하는 방법을 설명하는 순서도.
도 2 내지 7은 도 1의 방법을 이용하는 연속적인 제조공정 중의 집적 회로의 개략도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 기판 105 : 제 1 절연층
110 : 에칭 스톱층 115 : 제 2 절연층
120 ; 제 1 패턴화된 마스크 135 : 그루브
본 발명의 실시예는 이중 다마스커스 구조를 형성하는 방법에 관한 것이다.. 상기 방법은 두 개의 마스크가 스택 위에 형성된 스톱층과 절연층을 포함하는 스택을 형성하는 단계를 포함한다. 제 1 마스크는 절연층에 비아 또는 접촉 개구를 형성하기 위하여 이용되고, 제 2 마스크는 절연층에 상호접속부를 위하여 그루브를 형성하도록 이용된다. 다른 실시예에 있어서, 그루브는 비아 또는 접촉 개구보다 먼저 형성된다.
스택 형성 후 두 개의 마스크 층을 이용함으로써, 시스템사이의 부분 제조된 집적 회로의 이동 및 여러 처리 단계들을 감소시킬 수 있다. 다시 말해서, 절연층 및 에칭 스톱을 형성하고 이어서, 이중 다마스커스 구조를 형성하도록 패턴화된다. 또한, 절연층과 에칭 중단은 챔버의 클러스터 또는 동일한 챔버에 형성된다. 더 나아가, 하나이상의 레지스트 스트립 방법을 피할 수도 있다.
도면을 참조하면, 동일한 요소는 동일한 참조 부호를 가지며, 도 1은 본 발명의 실시예를 도시하는 순서도이다. 도 2 내지 7은 도 1에 도시된 순서도에 따라 집적 회로 제조의 연속 단계를 설명하는 개략도이다.
단계(10)에서, 제 1 절연층(105)은 기판(100) 위에 형성된다. 상기 제 1 절연층(105)은 예를 들면, 고 밀도로 증착된 실리콘 옥사이드(예를 들면, SiO2)와 같은 유전체이다. 또한, 제 1 절연층은 중합체(polymer), 불소첨가된 옥사이드 및 수소 실리시스쿠이오잔니(hydrogen silsesquioxane)와 같은 다른 낮은 유전율 막 또는 아셀로겔(aerogel), 크셀로겔(xerogel), 스핀-온 글래스(spin-on glass), 보론-도프된 테트라에틸 오르소실리케이트(boron-doped tetraethyl orthosilicate), 및 포스포로어스(phosphorous)에서 형성된 글래스, 포스포실리케이트 글래스(phosphosilicate glass), 보로포스포실리케이트 글래스(borophosphosilicate glass)가 될 수 있다.
예를 들면, 기판(100)은 GaAs 또는 SiGe와 같은 합성 반도체, 또는 실리콘과 같은 반도체이다. 또한, 기판(100)은 유전체, 전도체 등과 같은 집적 회로의 중간층일 수 있다. 또한, 상기 기판(100)의 상부 기판(101)은 평면이 안될 수도 있다. 이러한 경우 예를 들면, 제 1 절연층(105)은 공지된 화확-기계적 폴리싱(CMP; chemical mechanical polishing)을 이용하여 평면화될 수 있다.
단계(15)에서, 에칭 스톱층(110)은 제 1 절연층(105) 위에 또는 직접 접촉하게 형성된다. 다른 실시예에 있어서, 하나이상의 층은 에칭 스톱층(110)과 제 1 절연층(105)사이에 형성될 수 있다. 에칭 스톱층의 물질은 선택된 에칭성에 대한 제 2 절연층(105)보다 높은 에칭 저항율로 선택될 수 있다. 다시 말해서, 에칭 스톱층(110)은 선택된 에칭성이 노출될 때 제 2 절연층(105)보다 느린 속도로 에칭된다. 예를 들면, 에칭 스톱층은 제 2 절연층이 SiO2인 TiN일 수 있다. 또한, 에칭 스톱층은 Ta/TaN, Si3N4, 실리콘-리치 옥사이드 또는 다층 SiO2유전체일 수 있다.
단계(20)에서, 제 2 절연층(115)은 에칭 스톱층(115) 위에 또는 접촉하게 형성된다. 제 2 층(115)은 제 1 절연층을 형성하기 위하여 동일한 물질과 방법의 이용으로 형성될 수 있다. 단계(25)에서, 제 1 패턴화된 마스크(120)는 절연층(115) 위에 형성된다. 제 1 패턴화된 마스크(120)는 형성될 러너에 반응하는 개구를 포함한다.
단계(30)에서, 그루브는 제 2 절연층(115)으로 개방되어 있다. 그루브(135)는 종래의 에칭 기술을 이용하여 형성될 수 있다. 에칭하는 동안, 에칭 스톱층(110)은 상기 에칭 방법을 위한 종단(endpoint)을 한정하도록 사용된다.
예시로서, 그루브(135)는 ① 레지스트 물질층(제 1 패턴화된 마스크(120))을 제 2 절연층(115) 위에 적용시키고, ② 레티클(reticle)을 통해 통과하는 에너지원에 레지스트 물질을 노출시키고, ③ 레지스트에 패턴을 형성하기 위해서 레지스트 영역을 제거하며, ④ 그루브(135)를 에칭함으로써, 형성된다. 상기 에너지원은 e-빔, 광원 등의 다른 적절한 에너지원이 될 수 있다.
계속해서, 단계(35)에서, 제 2 패턴화된 마스크(130)는 제 1 패턴화된 마스크(120) 위에 형성된다. 제 2 패턴화된 마스크는 상기 마스크의 개구가 형성될 접촉 개구(이후, "개구") 또는 비아에 대응하도록 형성된다. 제 2 패턴화된 마스크의 일부는 그루브(135)의 벽(150,151) 위에 형성될 수 있다. 그 결과, 벽(150,151)은 개구가 형성되는 동안 더 에칭될 수 없다.
예시로서, 제 2 패턴화된 마스크(130)는 레지스트 물질층을 제 1 패턴화된 마스크(120) 위 및 그루브(135) 안에 적용시키고, 레티클을 통해 통과하는 에너지원에 레지스트 물질을 노출시키고, 레지스트에 패턴을 형성하기 위해서 레지스트 영역을 제거함으로써 형성된다. 상기 에너지원은 e-빔, 광원 등의 다른 적절한 에너지원이 될 수 있다.
단계(40)에서, 에칭 스톱층(110) 및 제 1 절연층(105)은 형성될 층들 사이의 상호접속부에 대응하는 개구(125)를 형성하도록 패턴화된다. 개구(125)는 두 개이상의 다른 층을 통해 에칭하는 기술의 콤비네이션 또는 종래의 에칭 기술을 이용하여 형성된다.
개구(125)는 그루브(135)의 벽(150,151)에 의해 규정된 경계안에 적어도 부분적으로 포함된다. 이후, 단계(45)에서, 마스크 층(120,130)의 잔여부는 공지의 기술을 이용하여 스트립되고, 부분적으로 완성된 집적 회로는 종래의 방법을 이용하여 단계(47)에서 스트립된다.
단계(50)에서, 전도층(145)은 개구와 그루브에서 제 2 절연층(115) 위 전체에 증착된다. 이후, 그루브(135) 외측 및 제 2 절연층(115) 위에 있는 전도층의 일부는 상호접속부를 완성하기 위하여 스트립된다. 이러한 제거는 종래의 화확-기계적 폴리싱 방법을 이용하여 실행될 수 있다. 전도층(145)은 텅스텐, 알루미늄, 구리, 니켈, 폴리실리콘 등의 전도성 물질 또는 본 기술분야의 숙련된 기술자들에게 공지된 바와 같이 전도체로서 사용되기에 적합한 다른 전도성 재료이다.
다른 실시예에 있어서, 하나 이상의 층이 전도층(145)의 증착 전에 형성될 수 있다. 이들 층은 전도층과 주변층 사이에 오염물질 및 수분의 이동을 막는 배리어층이 될 수 있다. 양호한 배리어층(147)은 도 7에 도시된다. 예를 들면, 전도층(145)이 구리라면, Ta 및 TaN의 층을 포함하는 배리어층(147)은 전도층이 증착되기 전에 그루브와 개구에서 제 2 절연층(120) 위에 증착될 수 있다. 전도층(145)이 Al을 포함할 때, ① Ti 및 TiN 또는 ② Ti, TiN 및 Ti층을 포함하는 배리어층(147)이 이용될 수 있다.
또한, Si3N4, TaN, TiN 또는 TiW와 같은 캡핑층(capping layer)은 전도층의 상부면 위에 형성될 수 있다. 배리어층을 위한 다른 물질은 WSi, TiW, Ta, TaN, Ti, TiN, Cr, Cu, Au, WN, TaSiN 또는 WSiN을 포함한다. 배리어층(147)은 연속 형성된 전도층을 위해 핵형성층(nucleation layer) 및 부착층(adhesion layer)으로 작용할 수 있다.
집적 회로는 필요하다면, 집적 회로를 완성하기 위해서, 종래 방법을 이용하여 형성된 상호접속부를 포함하는 부가적인 금속 레벨의 부가에 의해 완성된다. 상기 집적 회로는 특정 집적 회로의 디자인을 위하여 다른 필수 구성요소와 트랜지스터를 더 포함한다. 상술된 구조체를 포함하는 집적 회로를 제조하는 방법이 참조 문헌 "Silicon Processing for the VLSI Era, 1986, 1 내지 3 Wolf" 에 기재되어 있다.
본 발명은 양호한 실시예에 따라 설명되지만, 설명된 실시예에 제한하지 않는다. 양호하게는, 본 발명의 정신과 범위에서 벗어나지 않고, 본 기술 분야의 숙련된자들에 의한 변화 및 변경은 첨부된 특허 청구범위 내에 포함된다.

Claims (24)

  1. (a)제 1 층, 제 2 층 및 스톱(stop)층을 갖는 층의 스택을 제공하는 단계,
    (b)베이스를 가진 제 1 개구를 상기 제 1 층 및 제 2 층 중 하나의 층에 형성하는 단계 및,
    (c)상기 제 1 개구보다 작은 제 2 개구를 상기 제 1 층, 제 2 층 및 스톱층 중 두 개 이상의 층에 형성하는 단계를 포함하고,
    상기 제 2 개구는 적어도 상기 베이스의 일부에 형성되는 것을 특징으로 하는 집적 회로 제조 방법.
  2. 제 1 항에 있어서,
    상기 단계(b)는 단계(c) 전에 실행되는 것을 특징으로 하는 집적 회로 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 개구는 그루브이고, 상기 제 2 개구는 비아 또는 접촉 개구 중 하나인 것을 특징으로 하는 집적 회로 제조 방법.
  4. 제 1 항에 있어서,
    상기 스택을 형성하도록 제 1 층과 제 2 층 사이에 상기 스톱층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  5. 제 4 항에 있어서,
    상기 단계(c)는 상기 스톱층과 제 1 층에 제 2 개구를 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  6. 제 5 항에 있어서,
    상기 단계(b)는 제 2 층에 제 1 개구를 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  7. 제 5 항에 있어서,
    상기 베이스를 형성하기 위하여 스톱층의 표면을 노출하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  8. 제 1 항의 방법에 따라 형성된 집적 회로.
  9. 제 1 항에 있어서,
    상기 단계(b)는 제 1 마스크 층을 형성하는 단계를 더 포함하고,
    상기 단계(c)는 상기 제 1 마스크 층위에 제 2 마스크 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  10. 제 9 항에 있어서,
    상기 단계(b)는 상기 제 1 개구를 형성하기 위하여 제 1 마스크 층을 이용하는 단계를 더 포함하고,
    상기 단계(c)는 상기 제 2 개구를 형성하기 위해서 제 2 마스크 층을 이용하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  11. 제 9 항에 있어서,
    상기 제 1 개구는 그루브이고, 상기 제 2 개구는 비아 및 접촉 개구중 하나인 것을 특징으로 하는 집적 회로 제조 방법.
  12. 제 1 항에 있어서,
    상기 제 1 개구는 그루브이고, 상기 제 2 개구는 비아 및 접촉 개구중 하나인 것을 특징으로 하는 집적 회로 제조 방법.
  13. 제 1 항에 있어서,
    상기 스톱층은 하드 마스크(hard mask)인 것을 특징으로 하는 집적 회로 제조 방법.
  14. 제 1 항에 있어서,
    상기 스톱층은 Ta, TaN, Si3N4, 실리콘-리치 옥사이드 및 다층화된 SiO2유전체로 구성된 그룹에서 선택되는 것을 특징으로 하는 집적 회로 제조 방법.
  15. 제 1 항에 있어서,
    상기 제 1 층 및 제 2 층은 유전체인 것을 특징으로 하는 집적 회로 제조 방법.
  16. 제 15 항에 있어서,
    상기 유전체는 Ta, TaN, Si3N4, 실리콘-리치 옥사이드 및 다층화된 SiO2유전체로 구성된 그룹에서 선택되는 것을 특징으로 하는 집적 회로 제조 방법.
  17. 제 1 항에 있어서,
    상기 집적 회로 내에 상호접속부를 형성하기 위하여, 상기 제 1 개구 및 제 2 개구 내에 전도성 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  18. 제 17 항에 있어서,
    상기 전도성 물질은 Cu, Al, W, Ni, 폴리실리콘 및 Au로 구성된 그룹에서 선택되는 것을 특징으로 하는 집적 회로 제조 방법.
  19. (a)복수층을 형성하는 단계,
    (b)제 1 마스크 층을 형성하는 단계,
    (c)상기 제 1 마스크 층을 완전히 스트립하기 전에, 제 2 마스크 층을 형성하는 단계 및,
    (d)상기 제 1 마스크 층 및 제 2 마스크 층을 이용하는 이중 다마스커스 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  20. 제 19 항에 있어서,
    (e)상기 단계(c) 이후, 복수층 중 두 개의 층을 패턴화하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  21. 제 20 항에 있어서,
    (f)상기 제 2 마스크 층을 형성하기 전에, 상기 두 개의 층과는 다른 복수층 중 하나의 층을 패턴화하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  22. 제 15 항에 있어서,
    상기 집적 회로 내에 상호접속부를 형성하기 위하여, 상기 이중 다마스커스 구조 안에 전도성 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  23. 상부면를 갖는 복수층을 형성하는 단계,
    상기 복수층을 패턴화하기 전에, 상기 상부면 위에 제 1 패턴를 갖는 제 1 마스크 층을 형성하는 단계,
    상기 복수층 중 하나의 층을 패턴화한 이후, 상기 제 2 패턴과 다른 상기 제 1 패턴인 상기 제 1 마스크 층 위와 상부면 위에 제 2 패턴을 갖는 제 2 마스크 층을 형성하는 단계 및,
    상기 제 1 마스크 층과 제 2 마스크 층을 이용하여 이중 다마스커스 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  24. 제 23 항에 있어서,
    상기 집적 회로 내에 상호접속부를 형성하기 위하여, 상기 이중 다마스커스 구조의 전도성 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
KR1020000050747A 1999-08-30 2000-08-30 집적 회로 및 이중 다마스커스 구조를 구비한 집적 회로를제조하는 방법 KR20010030171A (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2368721A (en) * 2000-06-16 2002-05-08 Agere Syst Guardian Corp Integrated circuit with damascene structure and capacitor
US6762087B1 (en) * 2000-06-16 2004-07-13 Agere Systems Inc. Process for manufacturing an integrated circuit including a dual-damascene structure and a capacitor
US7183222B2 (en) * 2000-09-01 2007-02-27 Cypress Semiconductor Corporation Dual damascene structure and method of making
US6879046B2 (en) * 2001-06-28 2005-04-12 Agere Systems Inc. Split barrier layer including nitrogen-containing portion and oxygen-containing portion
DE10201448A1 (de) * 2002-01-16 2003-07-24 Infineon Technologies Ag Durchgangskontakt und Verfahren zum Herstellen desselben
US7009281B2 (en) * 2003-03-14 2006-03-07 Lam Corporation Small volume process chamber with hot inner surfaces
US7232766B2 (en) * 2003-03-14 2007-06-19 Lam Research Corporation System and method for surface reduction, passivation, corrosion prevention and activation of copper surface
US7078344B2 (en) * 2003-03-14 2006-07-18 Lam Research Corporation Stress free etch processing in combination with a dynamic liquid meniscus
US7217649B2 (en) * 2003-03-14 2007-05-15 Lam Research Corporation System and method for stress free conductor removal
JP2005197602A (ja) * 2004-01-09 2005-07-21 Renesas Technology Corp 半導体装置およびその製造方法
JP2006332123A (ja) * 2005-05-23 2006-12-07 Toshiba Corp 半導体装置の製造方法
TWI445225B (zh) * 2011-11-07 2014-07-11 Voltafield Technology Corp 磁阻元件結構形成方法
US9660100B2 (en) * 2015-02-06 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2016173392A (ja) * 2015-03-16 2016-09-29 株式会社東芝 光反射型リソグラフィマスク、その製造方法、マスクデータの生成方法、およびマスクブランク

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3034538B2 (ja) * 1989-09-21 2000-04-17 ソニー株式会社 配線構造の形成方法
US5091289A (en) * 1990-04-30 1992-02-25 International Business Machines Corporation Process for forming multi-level coplanar conductor/insulator films employing photosensitive polyimide polymer compositions
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
JPH08316309A (ja) * 1995-05-12 1996-11-29 Sony Corp 半導体装置の製造方法
US5741626A (en) * 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
GB2325083B (en) * 1997-05-09 1999-04-14 United Microelectronics Corp A dual damascene process
US5935762A (en) * 1997-10-14 1999-08-10 Industrial Technology Research Institute Two-layered TSI process for dual damascene patterning
US5877076A (en) * 1997-10-14 1999-03-02 Industrial Technology Research Institute Opposed two-layered photoresist process for dual damascene patterning
JP3183238B2 (ja) * 1997-11-27 2001-07-09 日本電気株式会社 半導体装置の製造方法
US6291334B1 (en) * 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
FR2777697B1 (fr) * 1998-04-16 2000-06-09 St Microelectronics Sa Circuit integre avec couche d'arret et procede de fabrication associe
GB2340302B (en) * 1998-07-29 2000-07-26 United Microelectronics Corp Method of manufacture using dual damascene process
US6346454B1 (en) * 1999-01-12 2002-02-12 Agere Systems Guardian Corp. Method of making dual damascene interconnect structure and metal electrode capacitor

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Publication number Publication date
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