KR20000033431A - 구리 배선 형성방법 - Google Patents

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오혁상
서태욱
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윤종용
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Abstract

반도체 장치의 구리 배선 형성방법이 개시되어 있다. 제1 배선층이 형성된 반도체 기판의 상부에 층간 절연막 및 제1 절연층을 차례로 형성한다. 결과물의 상부에 저유전체층 및 제2 절연층을 차례로 형성한다. 제2 절연층 및 저유전체층을 식각하여 트렌치를 형성한다. 결과물의 상부에 구리층을 형성한 후, 제2 절연층이 노출될 때까지 구리층을 화학 물리적 연마 방법으로 연마하여 트렌치의 내부에 구리 배선층을 형성한다. 저유전체층의 상부에 절연층을 형성함으로써, 화학 물리적 연마 공정시 저유전체층이 노출되는 것을 방지할 수 있다.

Description

구리 배선 형성방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 다마신(damascene) 공정을 이용한 반도체 장치의 구리 배선 형성방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 각각의 소자를 연결하는 배선의 저항 및 배선과 배선 사이의 기생 캐패시턴스의 증가로 인한 속도의 감소가 큰 문제로 대두되고 있다. 특히, 트랜지스터의 디자인 룰이 0.25μm 이하인 반도체 장치에서는 트랜지스터에 의한 속도 지연보다 배선의 RC 지연이 더 크게 작용하여 트랜지스터의 게이트 길이를 줄이더라도 속도의 개선 효과를 기대할 수 없는 수준에 이르렀다.
이에 따라, 이제까지 금속 배선 공정은 알루미늄(aluminum; Al)을 스퍼터(sputter) 방식으로 증착하여 형성하는 것이 그 주류를 이루고 있었으나, 최근에는 배선 저항이 알루미늄에 비하여 약 1/3 정도인 구리(copper; Cu)를 배선으로 사용하기 위한 시도가 많이 진행되고 있다. 그러나, 구리 배선을 사용하는 것만으로는 효과적인 RC 지연의 감소를 기대하기 어렵다. 따라서, 구리 배선을 사용할 경우 기생 캐패시턴스를 감소시키기 위하여 저유전체층의 사용이 필요한데, 이러한 저유전체층은 화학 물리적 연마(chemical mechanical polishing; 이하 "CMP"라 한다) 특성이 불량하여 다마신 공정에 적합하지 않다는 문제가 있다.
따라서, 본 발명의 목적은 다마신 공정을 이용하여 구리 배선을 형성하는데 있어서 저유전체층이 CMP 공정시 노출되지 않도록 하는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1 내지 도 3은 본 발명의 제1 실시예에 의한 반도체 장치의 구리 배선 형성방법을 설명하기 위한 단면도들이다.
도 4 내지 도 6은 본 발명의 제2 실시예에 의한 반도체 장치의 구리 배선 형성방법을 설명하기 위한 단면도들이다.
＜도면의 주요 부분에 대한 부호의 설명＞
100, 200 : 제1 배선층 102, 202 : 층간 절연막
104, 204 : 제1 절연층 106 : 비어 패턴
108, 210 : 저유전체층 114, 206 : 비어
208 : 금속 플러그 110, 212 : 제2 절연층
112, 214 : 트렌치 116, 216 : 구리층
상기 목적을 달성하기 위하여 본 발명은, 제1 배선층이 형성된 반도체 기판의 상부에 층간 절연막 및 제1 절연층을 차례로 형성하는 단계; 상기 결과물의 상부에 저유전체층 및 제2 절연층을 차례로 형성하는 단계; 상기 제2 절연층 및 저유전체층을 식각하여 트렌치를 형성하는 단계; 상기 결과물의 상부에 구리층을 형성하는 단계; 및 상기 제2 절연층이 노출될 때까지 상기 구리층을 화학 물리적 연마 방법으로 연마하여 상기 트렌치의 내부에 구리 배선층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 저유전체층을 형성하는 단계 전에 제1 절연층을 식각하여 비어 패턴을 형성하는 단계를 더 구비하고, 트렌치를 형성하는 단계후에 층간 절연막을 식각하여 제1 배선층을 노출시키는 비어를 형성하는 단계를 더 구비한다.
바람직하게는, 저유전체층을 형성하는 단계 전에, 제1 절연층 및 층간 절연막을 식각하여 제1 배선층을 노출시키는 비어를 형성하는 단계; 및 비어의 내부에 금속 플러그를 형성하는 단계를 더 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 내지 도 3은 본 발명의 제1 실시예에 의한 반도체 장치의 구리배선 형성방법을 설명하기 위한 단면도들로서, 비어의 매립과 배선층을 동시에 형성하는 "듀얼-다마신(dual-damascene)" 공정을 적용한 경우를 예시한다.
도 1을 참조하면, 소정의 회로 패턴들이 형성되어 있는 반도체 기판(도시하지 않음)의 상부에 구리를 증착하여 제1 배선층(100)을 형성한 후, 그 상부에 산화물을 증착하여 층간 절연막(102)을 형성한다. 층간 절연막(102)의 상부에 질화막을 증착하여 제1 절연층(104)을 형성한 후, 사진식각 공정으로 비어가 형성되어질 영역의 제1 절연층(104)을 식각하여 비어 패턴(106)을 형성한다. 이어서, 결과물의 상부에 유동성 산화물(flowable oxide)과 같은 저유전체층(108)을 층간 절연막(102)의 두께보다 얇게 형성한 후, 그 상부에 산화물 또는 질화물을 증착하여 제2 절연층(110)을 형성한다.
도 2를 참조하면, 사진식각 공정으로 제2 배선층이 형성되어질 영역의 제2 절연층(110) 및 저유전체층(108)을 식각하여 트렌치(112)를 형성한다.
도 3을 참조하면, 제1 절연층(104)을 식각 마스크로 이용하여 층간 절연막(102)을 식각함으로써 제1 배선층(100)의 표면을 노출시키는 비어(114)를 형성한다. 이어서, 결과물의 상부에 트렌치(112) 및 비어(114)를 충분히 매립할 수 있을 정도의 두께로 구리층(116)을 형성한 후, 제2 절연층(110)의 표면이 노출될 때까지 구리층(116)을 CMP 방법으로 연마한다. 그 결과, 트렌치(112)의 내부에는 구리 배선층이 형성되고, 비어(114)의 내부에는 구리 플러그가 형성된다.
도 4 내지 도 6은 본 발명의 제2 실시예에 의한 반도체 장치의 구리배선 형성방법을 설명하기 위한 단면도들로서, 비어 플러그를 형성한 후 배선층을 형성하는 "싱글-다마신(single-damascene)" 공정을 적용한 경우를 예시한다.
도 4를 참조하면, 소정의 회로 패턴들이 형성되어 있는 반도체 기판(도시하지 않음)의 상부에 제1 배선층(200)을 형성한 후, 그 상부에 산화물을 증착하여 층간 절연막(202)을 형성한다. 층간 절연막(202)의 상부에 질화막을 증착하여 제1 절연층(204)을 형성한 후, 사진식각 공정으로 제1 절연층(204) 및 층간 절연막(202)을 식각하여 제1 배선층(200)의 표면을 노출시키는 비어(206)를 형성한다. 여기서, 층간 절연막(202)을 저유전체층과 산화막의 복합막으로 형성할 수도 있다.
도 5를 참조하면, 결과물의 상부에 비어(206)를 충분히 매립할 수 있을 정도의 두께로 텅스텐 또는 구리를 증착한 후, 제1 절연층(204)의 표면이 노출될 때까지 텅스텐 또는 구리를 CMP 방법으로 연마하여 비어(206)의 내부에 금속 플러그(208)를 형성한다. 이어서, 결과물의 상부에 유동성 산화물과 같은 저유전체층(210)을 층간 절연막(202)의 두께보다 얇게 형성한 후, 그 상부에 산화물 또는 질화물을 증착하여 제2 절연층(212)을 형성한다. 사진식각 공정으로 제2 배선층이 형성되어질 영역의 제2 절연층(212) 및 저유전체층(210)을 식각하여 트렌치(214)를 형성한다.
도 6을 참조하면, 결과물의 상부에 트렌치(214)를 충분히 매립할 수 있을 정도의 두께로 구리층(216)을 형성한 후, 제2 절연층(212)의 표면이 노출될 때까지 구리층(216)을 CMP 방법으로 연마함으로써 트렌치(214)의 내부에 구리 배선층을 형성한다.
상술한 바와 같이 본 발명에 의하면, 다마신 공정으로 구리 배선을 형성하는 반도체 장치의 배선 형성방법에 있어서, CMP 특성이 불량한 저유전체층의 상부에 절연층을 형성함으로써 구리층의 CMP 공정시 저유전체층이 노출되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (3)

  1. 제1 배선층이 형성된 반도체 기판의 상부에 층간 절연막 및 제1 절연층을 차례로 형성하는 단계;
    상기 결과물의 상부에 저유전체층 및 제2 절연층을 차례로 형성하는 단계;
    상기 제2 절연층 및 저유전체층을 식각하여 트렌치를 형성하는 단계;
    상기 결과물의 상부에 구리층을 형성하는 단계; 및
    상기 제2 절연층이 노출될 때까지 상기 구리층을 화학 물리적 연마 방법으로 연마하여 상기 트렌치의 내부에 구리 배선층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 저유전체층을 형성하는 단계 전에 상기 제1 절연층을 식각하여 비어 패턴을 형성하는 단계를 더 구비하고, 상기 트렌치를 형성하는 단계후에 상기 층간 절연막을 식각하여 상기 제1 배선층을 노출시키는 비어를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 저유전체층을 형성하는 단계 전에, 상기 제1 절연층 및 층간 절연막을 식각하여 상기 제1 배선층을 노출시키는 비어를 형성하는 단계; 및 상기 비어의 내부에 금속 플러그를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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KR101129027B1 (ko) * 2010-01-28 2012-03-23 주식회사 하이닉스반도체 반도체 소자의 스토리지노드 전극 형성방법

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